[发明专利]半导体结构及其制造方法

说明书

技术领域

本发明涉及一种半导体结构及其制造方法，尤其涉及击穿电压大于800V的双扩散金属氧化物半导体晶体管及其制造方法。

背景技术

在当今的集成电路制造工艺中，已在单一芯片中大量地整合控制器、存储器、低电压操作元件与高电压功率元件等装置，因而形成单一芯片系统。为了应付高电压与电流的需求，电源装置中通常应用如双扩散金属氧化物半导体晶体管(double-diffused metal oxide semiconductor，DMOS)的高电压装置，其在高电压下操作时具有较低的导通电阻(on-resistance)。另外，在超大规模集成电路逻辑电路(VLSI)中则通常整合有其他高电压装置，例如具有简单结构的横向扩散型金属氧化物半导体晶体管(lateral double-diffused metal oxidesemiconductor，LDMOS)，相较于惯用的垂直扩散型金属氧化物半导体晶体管(vertical double-diffused metal oxide semiconductor，VDMOS)，其具有较高的导通电阻。

一般在设计晶体管时，主要需考虑使元件具有高击穿电压与低导通电阻(on-resistance)的特性，而近年来LDMOS制造工艺已见有采用降低表面电场(reduced surface electric field，RESURF)技术。图1即显示美国专利案6,773,997B2使用RESURF原理的N型LDMOS元件，包括自沟道区415延伸至N+型漏极区406的N型井413，以及在N型井413表面上以均一浓度掺杂的平板式(flat)P型区408，其中N型井413作为元件受到电压时的载流子漂移区，P型区408则作为RESURF层。而美国专利案6,773,997B2也进一步揭露如图2所示具有多层以均一浓度掺杂的平板式P型区408、402的元件。

由于N型井413位于平板式P型区408、402与P型衬底401之间而能在关闭状态时轻易的耗尽，因此能以较高剂量的N型杂质形成，以降低元件的导通电阻。然而，已发现类似上述结构的LDMOS在关闭状态时，电场会集中在N+型漏极区406附近，而拥挤的电场(或电荷的群聚效应(current crowdingeffect))会导致元件的击穿电压下降，并同时降低元件的切换速度(switchingspeed)。另一方面，虽然可使用降低N型井413的掺杂浓度以增大耗尽程度的方法而达到提高击穿电压的目的，然而元件的导通电阻会因此跟着提高。根据上述，目前的技术仍难以同时达到高击穿电压与低导通电阻的目的，因此难以应用在超高电压(UHV)元件中，故有需要提供一种半导体结构及其形成方法，以克服先前技艺的不足。

发明内容

本发明提供一种半导体结构，包括：一第一导电型衬底；一第二导电型井区，位于该第一导电型衬底上；一第二导电型扩散源极与一第二导电型扩散漏极，位于该第一导电型衬底上；一栅极结构，位于该第二导电型扩散源极与该第二导电型扩散漏极之间的该第二导电型井区上；以及以横向排列的多数个第一导电型埋环，形成于该第二导电型井区中，并将该第二导电型井区分为一上部漂移区与一下部漂移区。

本发明也提供一种半导体结构的制造方法，包括：提供一第一导电型衬底；在该第一导电型衬底上形成一第二导电型井区；在该第一导电型衬底上形成一第二导电型扩散源极与一第二导电型扩散漏极；在该第二导电型扩散源极与该第二导电型扩散漏极之间的该第二导电型井区上形成一栅极结构；以及在该第二导电型井区中形成以横向排列的多数个第一导电型埋环，其将该第二导电型井区分为一上部漂移区与一下部漂移区。

本发明实施例能以简单的方法同时增进LDMOS的击穿电压并降低导通电阻，因此能应用在超高电压技术中。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，并不构成对本发明的限定。在附图中：

图1至图2为现有半导体结构的剖面图；

图3至图11显示本发明一实施例半导体结构的制造工艺剖面图；

图12显示本发明另一实施例半导体结构的上示图；

图13为本发明具有17个P型埋环的结构实施例的分析图；

图14则为不具有P型埋环的典型结构的分析图。

附图标号：