[发明专利]半导体集成电路器件及其工作方法

说明书

技术领域

本发明涉及半导体集成电路器件及其工作方法，尤其涉及有益 于即使使用了复制位线(RBL)的内置半导体存储器的存储容量大 容量化也能减少读出放大器使能信号的生成定时变化的技术。

背景技术

为使内置于半导体集成电路器件中的SRAM(静态随机存取存 储器)进行高速、低功耗的读出，使用微小振幅位线(BL)和时钟 控制式读出放大器。但是，为了进行高速且可靠的工作，读出放大 器使能(SAE)信号必须跟踪微小振幅位线(BL)的全局且局部的 工序、电压以及温度(PVT)的延迟变化。如果在差动位线信号超 过读出放大器偏移之前读出放大器使能(SAE)信号被激活，则读 出放大器输出产生读出错误。相反，如果读出放大器使能(SAE) 信号的激活过迟，则会不必要地增加存取时间和功耗。

下述非专利文献1中记载了如下内容：对于全局(PVT)偏斜 (skew)，复制位线(RBL)与简单的缓冲链相比，良好地跟踪位 线(BL)的延迟，所以在SRAM中使用复制位线(RBL)来设定读 出放大器使能(SAE)信号的自定时。该SRAM在字解码器和读出 放大器之间配置有复制字线(RWL)、复制存储单元、复制位线 (RBL)、虚设存储单元以及反相器。在读出工作中响应时钟信号， 从字解码器生成的复制字线(RWL)被断言，多个复制存储单元变 成导通而使连接有负载的虚设存储单元的复制位线(RBL)放电。 全部振幅复制位线(RBL)信号被反相器反转并缓冲，由此生成的 读出放大器使能(SAE)信号被提供给读出放大器。对用于位线振 幅的限制和省电的字线的非激活同样使用复制位线(RBL)信号。 由于全局的PVT变化，同一半导体模(die)的存储单元的读出电流 变化变成相关，能够进行复制位线(RBL)的延迟和位线(BL)的 延迟的良好的跟踪。

非专利文献1：

Kenichi Osada et al，“Univeral-Vdd 0.65-2.0-V 32kB Cache Using a Voltage-Adapted Timing-Generation Scheme and a Lithographically Symmetrical Cell”IEEE JOURNAL OF SOLID-S TATE CIRCITS，VOL. 36，NO.11，NOVEMBER 2001

发明内容

本发明人等在本发明之前从事内置与多个知识产权(IP)核心 和多个IP核心对应的多种存储器的被称为系统级芯片(SoC)的系 统LSI的研究和开发。

图1是表示在本发明之前基于上述非专利文献1所记载的技术 使用由本发明人等研究的复制位线(RBL)的SRAM的结构的图。

图1所示的SRAM包括字驱动器(WD)、解码控制电路(CTRL)、 复制字线(rplwl)、多个(j个、j＞1)复制存储单元(RPLCELL)、 复制位线(rplbt)、多个(k个、k＞1)虚设存储单元(DMYCELL)、 预充电晶体管(PCH)、反相器(INV)以及缓冲器(BUF)。图1 所示的SRAM还包括多条(n+1＞1)字线(wl[0]～[n])、多条(m +1＞1)位线-反转位线对(bt[0]、bb[0]～bt[m]、bb[m])、多个((n +1)×(m+1))SRAM存储单元(MEMCELL)、多个(m+1 ＞1)读出放大器(SA)。