[发明专利]半导体装置及其制造方法

说明书

技术领域

本发明涉及一种半导体装置及其制造方法，尤其涉及一种在衬底上具有鳍式半导体区域(fin-shaped semiconductor regions)的双栅极(double-gate)型半导体装置及其制造方法。

背景技术

近年来，伴随着半导体装置的高集成化、高功能化和高速化，对半导体装置的细微化的要求越来越高。因此，为了减少晶体管在衬底上的占有面积，提出了各种元件结构。其中，具有鳍(Fin)式结构的场效应晶体管备受注目。这种具有鳍式结构的场效应晶体管通常被称为鳍式场效应应晶体管(Field Effect Transistor，FET)，这种晶体管具有由垂直于衬底主表面的薄壁(fin)状半导体区域(以下，称为鳍式半导体区域)构成的活性区域。在鳍式FET中，因为能够实现利用鳍式半导体区域的上表面和两侧面作为沟道面的三栅极型结构，所以能减少晶体管在衬底上的占有面积(例如，参照专利文献1、非专利文献1)。

图13(a)～图13(e)是表示现有的鳍式三栅极FET的结构的图，图13(a)是俯视图，图13(b)是图13(a)中A-A线的剖视图，图13(c)是图13(a)中B-B线的剖视图，图13(d)是图13(a)中C-C线的剖视图，图13(e)是图13(a)中D-D线的剖视图。

如图13(a)～图13(e)所示，现有的鳍式三栅极FET具有：由硅形成的支撑衬底101、形成在支撑衬底101上的由氧化硅形成的绝缘层102、形成在绝缘层102上的鳍式半导体区域103a～103d、隔着栅极绝缘膜104a～104d形成在鳍式半导体区域103a～103d上的栅电极105、形成在栅电极105侧面上的绝缘性侧壁间隔膜(sidewall spacer)106、延伸区域107以及源极/漏极区域117，该延伸区域107形成在鳍式半导体区域103a～103d夹着栅电极105的两侧区域，该源极/漏极区域117形成在鳍式半导体区域103a～103d夹着栅电极105和绝缘性侧壁间隔膜106的两侧区域。鳍式半导体区域103a～103d配置成：在绝缘层102上沿栅极宽度方向以一定间隔排列。栅电极105形成为沿栅极宽度方向跨越鳍式半导体区域103a～103d。延伸区域107由第一杂质区域107a和第二杂质区域107b构成，第一杂质区域107a形成在各个鳍式半导体区域103a～103d的上部，第二杂质区域107b形成在各个鳍式半导体区域103a～103d的两侧部。源极/漏极区域117由第三杂质区域117a和第四杂质区域117b构成，第三杂质区域117a形成在各个鳍式半导体区域103a～103d的上部，第四杂质区域117b形成在各个鳍式半导体区域103a～103d的两侧部。应予说明，口袋区域(pocket region)的说明和图示省略。

然而，如图13(b)所示，在上述现有的鳍式三栅极FET中，由于除了对成为沟道形成区域的鳍式半导体区域103a～103d的上部角施加来自上方栅电极105的电压之外，还对其施加来自侧方的栅电极105的电压，所以在该上部角电特性容易变得不稳定。

因此，提出了通过用硬掩膜覆盖鳍式半导体区域的上表面，只将鳍式半导体区域的两侧面用作沟道面的鳍式双栅极FET(例如参照非专利文献2)。

图14是现有的鳍式双栅极FET的剖视图。应予说明，图14是与图13(b)所示现有的鳍式三栅极FET的剖面结构相对应的图。在图14中，用同一符号来表示与图13(a)～图13(e)所示的现有鳍式三栅极FET相同的构成要素，省略了重复说明。如图14所示，在现有的鳍式双栅极FET中，在各个鳍式半导体区域103a～103d的上表面与栅电极105(准确而言是栅极绝缘膜104a～104d)之间，存在由例如硅氧化膜形成的硬掩膜150，这样一来，就只有各个鳍式半导体区域103a～103d的两侧面才会作为沟道面起作用。

应予说明，现有的鳍式双栅极FET的平面结构与图13(a)所示现有的鳍式三栅极FET的平面结构相同，现有的鳍式双栅极FET的图13(a)中B-B线和C-C线的剖面结构也与图13(c)和(d)所示现有的鳍式三栅极FET的剖面结构相同。虽图示省略，现有的鳍式双栅极FET的图13(a)中D-D线的剖面结构是在图13(e)所示现有的鳍式三栅极FET的剖面结构中使硬掩膜150存在于鳍式半导体区域103b的上表面和栅电极105(准确而言是栅极绝缘膜104b)之间的结构。

专利文献1：日本公开特许公报特开2006-196821号公报