[发明专利]用于沉积具有降低电阻率及改良表面形态的钨膜的方法

说明书

技术领域

本发明的实施例大致上关于一种钨膜沉积的方法，并且尤其关于一种形成具有降低电阻率及改良表面形态的钨膜的方法。

背景技术

半导体工艺工业持续致力于更大的产量，同时可增加沉积在具有更大表面积的基板上的层的均匀性。这些目标和新材料的组合已经导向基板的单位面积上更高的电路集成度。随着电路集成度增加，有关沉积在基板上层的厚度的更大均匀性与工艺控制的需求也增加。因此，已经发展各种技术以在基板上以具备成本效益的方式来沉积层，同时维持对于该层的特性的控制。

以高沉积速率来形成膜层，同时提供适当的阶梯覆盖性，是和多种特性相冲突的，其中一特性常常是以牺牲其他特性来获得。当在形成连接相邻金属层(其由介电层分隔)的接触的期间时，于耐火金属层沉积在间隙或介层洞上方时，此冲突特别为真。根据历史，CVD技术已经用来沉积导电材料(诸如耐火金属)，以为了便宜地且快速地形成接触。随着半导体电路的集成度增加，钨因其良好的阶梯覆盖性而已经变成一种选择的金属。

但是，由传统的CVD方法来沉积钨有一些缺失。典型地，钨膜由多个膜构成，该些膜包含薄钨成核层(其具有例如约至约的厚度)与形成于其上的厚块材钨层(其具有例如约至约的厚度)。含有薄钨成核层与厚块材钨层的钨膜倾向于具有不佳的膜形态。在工艺期间，钨的使用无益于光刻步骤，这是因为钨会导致相当粗糙的表面，而该粗糙表面具有70％或小于硅的反射率(取决于厚度和波长)。此外，已经证实钨难以均匀地沉积，并且不佳的表面均匀性通常会增加膜电阻率。

应用连续流动的含钨气体(例如六氟化钨(WF₆))与还原气体(例如氢气(H₂))于钨成核层上的传统钨块材沉积工艺可以达到低电阻率，但会造成高表面粗糙度。期望低电阻率以具有更好的晶体管器件速度，并且期望低表面粗糙度以促进用于蚀刻的光刻胶的形成。低电阻率钨需要用在存储器中的位线与逻辑应用中的接触。对于反应性离子蚀刻(RIE)位线工艺，低电阻率与良好形态两者都是必须的。

因此，此领域中存在一种形成钨膜的方法的需求，其具有良好的膜形态及降低的电阻率。

发明内容

本发明大致上关于一种钨膜沉积的方法，并且尤其关于一种形成具有降低电阻率及改良表面形态的钨膜的方法。在一实施例中，提供一种控制钨膜的电阻率与形态的方法，该方法包含：(a)将基板定位于工艺腔室中；(b)在第一沉积阶段期间，通过下列步骤来沉积块材钨层的第一膜：(i)将连续流动的还原气体与脉冲式流动的含钨化合物导入该工艺腔室，以在该基板的表面上沉积钨；(ii)使该还原气体而不使该含钨化合物流入该工艺腔室，以净化该工艺腔室；以及(iii)重复步骤(i)～(ii)，直到该第一膜填满了该基板的表面中的介层洞为止；(c)增加该工艺腔室中的压力；以及(d)在该第一沉积阶段之后的第二沉积阶段期间，通过将连续流动的还原气体与含钨化合物导入该工艺腔室而直到已沉积第二期望厚度为止，以沉积该块材钨层的第二膜。

在另一实施例中，提供一种控制钨膜的电阻率与形态的方法，该方法包含：(a)将基板定位于工艺腔室中；(b)在第一沉积阶段期间，通过下列步骤来沉积块材钨层的第一膜：(i)将连续流动的还原气体与脉冲式流动的含钨化合物导入该工艺腔室，以在该基板的表面上沉积钨；(ii)使该还原气体而不使该含钨化合物流入该工艺腔室，以净化该工艺腔室；以及(iii)重复步骤(i)～(ii)，直到该第一膜填满了该基板的表面中的介层洞为止；(c)增加该工艺腔室中的压力；以及(d)在该第一沉积阶段之后的第二沉积阶段期间，通过以比该第一沉积阶段更低的该还原气体对该含钨化合物的比例，将连续流动的还原气体与含钨化合物导入该工艺腔室而直到已沉积第二期望厚度为止，以沉积该块材钨层的第二膜。

在又另一实施例中，提供一种控制钨膜的电阻率与形态的方法，该方法包含：(a)将基板定位于工艺腔室中；(b)将连续流动的还原气体与脉冲式流动的含钨化合物导入该工艺腔室，以在该基板的表面上沉积钨，其中还原气体流量对含钨化合物流量的比例为介于25∶1与50∶1之间；(c)使该还原气体而不使该含钨化合物流入该工艺腔室，以净化该工艺腔室；以及(d)重复步骤(b)～(c)，直到已沉积期望厚度的钨块材层为止。

附图说明