[发明专利]非易失性存储器的数据刷新

说明书

技术领域

本发明涉及非易失性存储器技术。

背景技术

半导体存储器由于用于各种电子设备中而变得更为流行。例如，非易失性半导体存储器用于个人导航设备、蜂窝电话、数码相机、个人数字助理、移动计算设备、非移动计算设备和其它设备中。电可擦除可编程只读存储器(EEPROM)和闪速存储器是其中最流行的非易失性半导体存储器。

EEPROM和闪速存储器两者皆利用位于半导体衬底中的沟道区域之上并与之隔离的浮置栅极。该浮置栅极和沟道区域位于源区与漏区之间。控制栅极设在浮置栅极之上且与之隔离。晶体管的阈值电压受浮置栅极上保持的电荷量控制。也就是说，在晶体管导通以允许其源极与漏极之间传导之前必须施加至控制栅极的电压的最小值受浮置栅极上的电荷水平控制。

在对EEPROM或闪速存储器设备如NAND闪速存储器设备编程时，通常对控制栅极施加编程电压且将比特线接地。来自沟道的电子被注入浮置栅极中。当电子在浮置栅极中累积时，浮置栅极变为带负电且存储器单元的阈值电压升高，使得存储器单元处于被编程状态。在题为“Source Side Self Boosting Technique for Non-Volatile Memory”的第6,859,397号美国专利、题为“Detecting Over Programmed Memory”的第6,917,542号美国专利和题为“Programming Non-Volatile Memory”的第6,888,758号美国专利中具有更多关于编程的信息，所引用的这三个专利通过引用而全部并入本文。

在很多情况下，编程电压作为一系列脉冲(称为编程脉冲)施加至控制栅极，这些脉冲的幅值随着每个脉冲而增加。在编程脉冲之间，执行一个或多个验证操作的集合，以确定处于编程中的一个或多个存储器单元是否已达到其目标电平。如果存储器单元已达到其目标电平，则对该存储器单元停止编程。如果存储器单元未达到其目标电平，则对该存储器单元继续编程。

一些EEPROM和闪速存储器设备具有用于存储两个电荷范围的浮置栅极，因此，该存储器单元可在两个状态(被擦除状态和被编程状态)之间被进行编程/擦除。有时将这样的存储器设备称为二进制存储器设备。

通过标识多个不同的有效阈值电压(Vt)分布(或数据状态)，多状态存储器设备关于每个存储器单元存储多个数据比特。每个不同的Vt分布对应于关于存储器设备中所编码的数据比特集合的预定值。例如，存储两个数据比特的存储器单元使用四个有效Vt分布。存储三个数据比特的存储器单元使用八个有效Vt分布。

在非易失性存储器元件已被编程后，重要的是能够高度可靠地读回其编程状态。但是，由于多种因素，包括噪声以及设备往往随着时间而趋向于电中性，所以感测到的编程状态有时可能与预期的编程状态不同。应当注意，诸如温度等环境因素会影响编程状态变化的速率。例如，暴露于高温下可能导致存储器单元很快变为电中性。

因此，在读取非易失性存储器时可能遇到错误的或遭破坏的数据比特。通常，采用某种形式的检错和纠错算法(“纠错算法”)来检验和纠正遭破坏的数据比特。一种常用的纠错算法是在写入过程中存储附加的奇偶校验位来将一组数据比特的奇偶性设置为所需的逻辑电平。附加的奇偶校验位有时称为纠错码(ECC)。在读取过程中，纠错算法通过计算该组数据比特的奇偶性来对奇偶校验位解码以检测遭破坏的数据。该纠错算法纠正未遭严重破坏的数据。在一些实现中，遭破坏的数据越多，纠错算法用于纠正数据的时间越久。

为防止数据遭破坏，可刷新存储器单元中的数据，这使该数据恢复到期望的阈值电压。存储器单元块中数据的刷新往往通过以下实现：读取该数据，纠正由纠错算法检测到的错误，以及将该数据写入到不同的块中，这作为包括损耗均衡在内的方案的一部分。但是，如果需要的话，数据可被写入相同的块中。然而，数据刷新太过频繁会使存储器单元负担过重。而且，数据刷新可能干扰用户自身对存储器的访问。

因此，一方面，如果数据刷新的频率不够，则数据可能丢失或者由于纠错算法需花更长时间来纠正数据而可能导致存储器访问缓慢。另一方面，如果数据刷新太频繁，则存储器设备可能负担太重或者用户存储器访问可能受阻。