[发明专利]用于多个串行接收机的自动数据对齐器的方法、装置及系统

说明书

技术领域

本发明的实施例一般涉及网络领域，更具体涉及在串行链路技术中用于多个串行接收机的自动数据对齐器(data aligner)。

背景技术

串行端口存储器技术(SPMT)即使在存储器领域中也使用高速串行链路技术。此串行链路提供诸多优点，包括低功率及减少主机与存储器之间的插针数量及连接。虽然串行链路可支持每秒数千兆位(Gbps)的带宽，但如果存储器带宽需求达到高于单串行线路所支持的带宽时，则必须使用多个串行链路来支持额外的带宽需求。

举例而言，参考示出常规帧对齐的图1A，命令108以多个位110编码，且经由高速链路102逐位发送，如第二信号串行数据102所表示。当此串行化数据102到达接收端时，这些数据位110再次被平行化并且被储存于位分组中，例如由第三信号并行化数据104所表示的20位分组112。然而，因为命令108可能开始于所接收数据的中段，所以“经过并行化”的20位数据104不可用于解码。举例而言，即使主机发送“abcdefgh”118，在接收端接收的并行化数据104可能为“fghabcde”116。换言之，虽然主机以预定模式发送主机数据100，但仍需要识别命令108的开始位置(或首部)。举例而言，在此例中，预定模式设定为“abcdefgh”118。在找出开始位置之后，通过移动两邻近并行化数据104以获得正确的命令114。此技术被称为“帧对齐”，而用于对齐的预定模式118被称为“SYNC”字符。。

然而，若一主机必须发送大量数据，则此数据将经由多个串行链路152至162传送，如参照表示常规帧和端口对齐的图1B那样。多个高速链路的性质彼此并不相同。通常，取样前端区块(诸如时钟数据恢复(CDR))对传入的串行数据102进行取样，并在给定时钟内将其传递至并行化器区块。此外，对于各信道从主机到接收机的飞行时间并不完全相同。举例而言，主机在相同时刻发送一组数据，而一个接收机在第一时钟取样数据而另一接收机在第二时钟取样数据。为补偿此飞行时间差异或路径差异，必须对数据到达早于信道162的信道158相应地增加一个周期延迟。对于计算机扩展卡而言，此过程被称为“虚拟通道对齐”164。另一种对齐步骤166是寻找及对齐各数据片段的首部，该步骤166也随着虚拟通道对齐的步骤一起执行。

现参考图2，其示出测量和补偿路径差异的常规过程，用以确定路径差异，以决定可区分的预定模式并将其传达至各个信道。举例而言，图2示出用于计算机扩展卡的方法，用于测量路径差异并使必要数据与各个信道对齐。举例而言，在处理框202，在数据流中发送数据；在处理框204，主机将两个“COMMA”模式插入至该数据流中；以及在处理框206发送该数据。当接收机在处理框208探测到此模式时，其在处理框210检查COMMA记号到达各信道或端口的时间。在决策框212，其进一步确定同一COMMA字符是否较早出现于另一信道。若是，且仍有一信道尚未拥有COMMA字符，则在处理框214此接收机对于流经较早出现COMMA字符的信道的数据流插入一周期延迟。若否，则步骤随着延迟而继续。

图三显示用以提供虚拟通道对齐(即帧对齐及端口对齐)的常规架构300。当数据经由串行链路被接收时，其由时钟数据恢复(CDR)区块取样，该时钟数据恢复区块从传入数据提取时钟(rck)以使取样错误最少。接着，其将结果藉由结合的四位传递至对齐器区块。对齐器区块的第一组件为并行化器302，其利用五个移位缓存器308的深度将五个连续进入的四位数据结合为二十位数据。第二组件是帧对齐器304，其使输出开始于正确的位置。因为并行化器302运行于恢复时钟(rck)，而帧对齐器304运行于系统时钟(clk)，因此五个寄存器308中的两个寄存器设置以解决交错时钟域的问题。该组合可包含寄存器和移位器。第三组件是端口对齐器306。若需要一个周期延迟，则选择来自位于端口对齐器306中的寄存器的输入来代替来自帧对齐器304的数据。

多信道之间的数据对齐(诸如帧对齐及端口对齐)或偏移补偿在各种串行链路技术(诸如PCI-Express)中广泛使用。然而，SPMT在主机与存储器之间有着相比于其它串行技术而言更短的互联，这意味着信道上的数据偏移将被限制于相对较小量。此差异在主机时钟周期中将为0或1。它利用一种SYNC字符来设定外出及进入的信道，而非发送可区分的或特别的字符来测量其数据偏移。因此，举例而言，当信道处于设定周期时，常规的基于庞大的先进先出(FIFO)的技术将不适于数据偏移的补偿。

发明内容

本发明提供一种在串行链路技术中(例如计算机扩展卡)将自动数据对齐器用于多个串行接收机的方法、装置及系统。