[发明专利]低温下剥离半导体层的方法

说明书

技术领域

本发明涉及绝缘体上半导体(SeOI)衬底的制造，更特别地，涉及UTBOX(超薄掩埋氧化物)型衬底的制造。

背景技术

将半导体层从施予衬底转移到接受衬底之后可以获得这种SeOI结构。这种转移特别可以通过Smart Cut^TM型方法来实现，或者通过键合技术以及随后的减薄来实现。

Smart Cut方法包括通过施予衬底与接受衬底的分子键合来组装等等，施予衬底在其厚度中包括弱化区，存在于接触放置之前的两个衬底的其中之一(或全部)的表面处的绝缘层。弱化区是通过在施予衬底内引入原子和/或离子种类形成的。

为了更详细地描述这种类型的注入方法，可以参考著作“Silicon on insulator technology：materials to VLSI”，第二版，Jean-Pierre COLINGE。

一般而言，可以在赋予表面亲水性或疏水性的表面制备之后进行两个衬底之间或其表面之间的分子键合。

为了将半导体层转移到接受衬底上或者进一步加强直接键合而使用热处理可能导致某些键合结构在键合界面处或者在转移层的表面处出现缺陷。这些缺陷是由于分子键合反应的诸如水分子、氢气或碳氢化合物之类的副产品的脱气(degassing)而产生的。

对于某些键合结构，已知通过在非常高的温度下进行的热处理，这些缺陷可以被再吸收。这些温度例如介于900℃和1300℃之间，并且取决于键合之前的表面制备。不幸的是，对于其他的键合结构而言，不能考虑这种方法。待组装的衬底表面上的氧化物的厚度限制、不同材料的存在或者待组装的衬底其中之一中的组分的存在容易使键合界面处出现以后无法再吸收的缺陷。通过Smart Cut层转移方法键合的结构也同样如此，该方法一般是通过在相对低温下(大约500°到600℃)在弱化区剥离部分的施予衬底来将薄膜转移到支撑衬底上。

在半导体层(厚度小于十几微米或几十微米)的情况下，低于1000℃、例如介于600℃和800℃之间的温度下的热处理导致形成鼓泡形式的键合缺陷或者无膜区。这些缺陷不能通过更高温度下的热处理来消除。例如，层太薄的话会促使鼓泡爆裂。这些缺陷导致制成的结构无法使用。目前，这种现象限制了掩埋在键合界面处的薄氧化物薄膜(厚度小于50nm)或者甚至超薄氧化物薄膜(被称为UTBOX的结构)的结构的制造。直接键合到Si晶片上从而形成DSB(直接硅键合)型结构的Si层也存在同样的问题。

从文件US2005/00118789已知一种用于制造这种UTBOX结构的方法。该方法包括至少在两个衬底的其中之一的表面上形成相对较厚的氧化物层、对被称为“施予”衬底的衬底进行注入以便在其中建立弱化区、键合两个衬底、将半导体层从施予衬底剥离到被称为“接受”衬底的第二衬底上、以及应用热处理。最后使用热处理是为了减小掩埋氧化物层的厚度，从而获得UTBOX型结构。

但是，如文件US2005/00118789所述的最后的用于减小氧化物厚度的热处理需要应用几小时的高温(大约1200℃)，因此必须使用专门的昂贵的设备。

发明内容

本发明的目的在于克服现有技术的上述缺点，更具体而言，在于找到一种用于制造下列结构的方法：

-UTBOX型结构，包括厚度例如小于25nm或50nm的绝缘层，

-或者DSB型结构，其包括从施予衬底转移到接受衬底的材料的层，其中在两个组装的衬底之间不存在绝缘层。

为此目的，本发明涉及一种用于制造UTBOX或DSB型结构的方法，包括：

a)组装被称为“施予”衬底的衬底与被称为“接受”衬底的衬底，

b)在低于400℃的温度下的用于加强两个衬底之间的组装的第一热处理，其在组装过程中和/或在组装之后执行以加强所述组装，

c)在高于900℃的温度下的第二热处理，在400℃和900℃之间的暴露时间小于5分钟、1分钟或30秒。

所述第二热处理的应用可包括应用在400℃和900℃之间的平均速度大于10℃/s的温度上升斜坡。

这种方法可包括减薄所述施予衬底，以使所述接受衬底上仅剩下所述施予衬底的材料的薄膜，在减薄之后执行所述第二热处理。

可以通过对所述施予衬底应用的机械方法或机械-化学方法来执行这种减薄。

还可以通过所述施予衬底的断裂，例如通过低于400℃的温度下的热处理来执行这种减薄。可以在组装之前执行用于预弱化所述施予衬底的热处理步骤。

用于加强组装的第一热处理和断裂热处理可以被合并到同一热处理步骤中。