[发明专利]数字PLL电路及通信装置

说明书

技术领域

本发明涉及输出与参考信号同步的任意倍率的频率的时钟信号的数字PLL(Phase Locked Loop)电路及使用了该数字PLL电路的通信装置。

背景技术

如图20所示，现有的一般的数字PLL电路由基于参考信号FREF工作的RPA电路(Reference Phase Accumulator：参考相位计算器)201、基于输出时钟CKV工作的VPA电路(Variable Phase Accumulator：可变相位计算器)202、相位比较器203、环形滤波器204、振荡器206构成。

在所述数字PLL电路中，按照使输出时钟CKV的频率成为参考信号FREF的频率的频率控制字FCW(Frequency Command Word)倍的方式工作。例如，在参考信号FREF的频率为100MHz时，想要得到225MHz的输出时钟的情况下，将频率控制字FCW设定为2.25即可。RPA电路201与参考信号FREF同步地对频率控制字FCW进行积分，计算出参考相位值PHR。另一方面，VPA电路202与输出时钟CKV同步地加1，计算出输出时钟CKV的可变相位值PHV。频率控制字FCW相当于以参考信号FREF的频率对输出时钟CKV的频率进行标准化后的值，因此若将参考信号FREF的1脉宽的相位更新值设为频率控制字FCW，则可将输出时钟CKV的1脉冲量看作相位更新值1。因此，能够以相同的量纲比较参考信号FREF的相位值PHR和输出时钟CKV的相位值PHV。相位比较器203获取参考信号FREF的相位值PHR与输出时钟CKV的相位值PHV之差，计算出相位误差。在环形滤波器204中对相位误差进行平滑化，以该环形滤波器204的输出为基础，控制振荡器206的振荡频率使其成为期望的值。

其中，在频率控制字FCW的值为整数的情况下，参考信号FREF的1脉冲内的输出时钟CKV的脉冲数始终是固定值(频率控制字FCW)，容易获得同步。

但是，若频率控制字FCW包含小数成分，则参考信号FREF的1脉冲内的输出时钟CKV的脉冲数不会始终是固定值。图21表示将频率控制字FCW的值设为2.25时图20所示的PLL电路的动作时序图。从图21可以确认，参考信号FREF与输出时钟CKV的频率比率并不限于整数值，因此无论与输出时钟CKV和参考信号FREF中的哪一个同步来进行相位比较，在进行相位误差计算时都始终会混入微小的残留相位误差，因此相位噪声特性会劣化。

为了解决该课题，在专利文献1中使用了如图22所示的PLL电路结构。重点模块是通过TDC(Time to Digital Converter：时间数字转换器)312计算微小残留相位误差。图23表示TDC的结构。TDC312由以下部件构成：由反相器链3121构成的延迟线、以参考信号FREF的边缘保持该延迟线3121的输出的寄存器组3122、求出参考信号FREF与输出时钟CKV的边缘间隔的边缘检测部3123、以该边缘检测结果为基础计算微小相位误差的输出部3124。另外，在图22中，301是RPA，302是VPA，303是相位比较器，304是环形滤波器，305是控制量生成器，306是振荡器，309是生成与输出时钟CKV同步地对参考信号FREF进行了重定时后的信号CKR的寄存器电路，310是与所述重定时信号CKR同步地工作的寄存器电路。

以下，示出该微小相位误差的计算方法。向延迟线3121输入输出时钟CKV。因此，各反相器的输出成为输出时钟CKV经延迟后的信号。实际上，由于是反相器链，所以在第偶数级呈相同极性，在第奇数级呈相反极性。但是，如图23所示，通过使接收各反相器的输出的寄存器组的输出获得匹配性，从而能够统一极性。由此，在寄存器组中保存输出时钟CKV的参考信号FREF边缘的极性。在图24(a)所示的相位误差为正值、该图(c)所示的相位误差为负值的任一情况下，都能通过该图(b)所示的延迟线3121和寄存器组3122，如该图(b)所示那样，从寄存器组3122获得分别延迟了微小时间后的数据D[0]、D[1]、D[2]…，因此只要使用该信息，就能够以数字值表现参考信号FREF与输出时钟CKV的上升沿间隔Δtr和下降沿间隔Δtf。在输出部3124中，能够使用该上升沿间隔Δtr和下降沿间隔Δtf，如下述式(1)那样计算出微小相位误差。

[数学式1]

Tv＝2×|Δtf-Δtr|

ε＝Tv-Δtr                 …数学式(1)

(Tv：输出时钟CKV1的周期，ε：微小相位误差)