[发明专利]具有刻面硅化物接触的半导体器件和相关制造方法

说明书

技术领域

本文描述的本主题的实施方式大体涉及半导体器件。尤其是，本主题的实施方式涉及呈现增加的硅化物-到-硅结面积的硅化物源极和漏极接触区的使用。

背景技术

大多数现代集成电路(IC)是由多个互联的场效应晶体管(FET)实现的，该场效应晶体管可以被实现为金属氧化物半导体场效应晶体管(MOSFET或MOS晶体管)。MOS晶体管可被实现为P型器件(即，PMOS晶体管)或N型器件(即，NMOS晶体管)。而且，半导体器件可以包括PMOS和NMOS晶体管两者，且这种器件被通称为互补MOS或CMOS器件。MOS晶体管包括在半导体衬底上方形成的、作为控制电极的栅极，和在该半导体衬底内形成的、间隔开的源极和漏极区，电流可在其间流动。该源极区和漏极区通常通过在该源极区和漏极区上形成的相应的导电接触(conductive contact)访问。施加到栅极电极、源极接触和漏极接触的偏压控制电流在该栅极电极下方、源极区和漏极区之间、在该半导体衬底中的沟道的流动。隔离层(insulating layer)中形成的导电金属互连(插头(plug))通常被用于将偏压传递到栅极、源极和漏极接触。

对更高芯片密度的期望已驱动了能够产生具有更小尺寸的器件的制造工艺的研发。随着器件越变越小，相邻晶体管(例如，对于CMOS实现)的栅极堆垛之间的节距(pitch)也变得越来越小。依次，相邻栅极堆垛之间的硅化物接触区的可用面积成比例缩小。这种可用区域也可被称为硅化物接触窗或硅化物窗。当该硅化物接触窗缩小时，由于硅化物-到-硅结(junction)面积的减小，相应的接触电阻增大。很高的接触电阻是不好的，而且对于现代工艺节点(例如，65nm、45nm、32nm)和其他小尺度技术是很有问题的。

90nm技术的硅化物接触窗是约180nm，65nm技术的硅化物接触窗是约140nm，45nm技术的硅化物接触窗是约90nm，而32nm技术的硅化物接触窗是仅约60nm。当从90nm技术向32nm技术进步时，垫片(spacer)(其形成于该栅极堆垛的侧壁上)的大小可在某种程度上被减小以试图保持可容忍的硅化物接触窗。然而，当使用较小尺度技术(比如32nm技术)时，最小垫片大小可能被限制。在这种情况下，硅化物接触窗的大小不能得以保持，这导致不良的高接触电阻。例如，使用90nm技术制造的典型NMOS晶体管的外电阻(其受接触电阻的影响)可能相对较低(约270欧姆-微米)，而使用32nm技术制造的典型NMOS晶体管的外电阻可能相对较高(约430欧姆-微米)。较高的外电阻可能显著降低器件性能。

发明内容

本文所述的科技和技术可被用于减少硅化物接触电阻并因此减少晶体管的外电阻。接触电阻的减少对于小尺度工艺节点技术(例如，32nm技术)可能是特别重要的。

上述及其他方面可进一步由制造半导体器件的方法的实施方式执行。该方法包括而不限于：提供具有半导体材料层的衬底；创建覆盖该半导体材料层的栅极结构；毗邻该栅极结构在该半导体材料层中形成缺口；并使用填充剂半导体材料至少部分填充该缺口，以在该缺口中形成刻面形半导体区域。

还提供制造半导体器件的另一方法。这个方法开始于提供具有半导体材料层的衬底。该方法通过创建覆盖该半导体材料层的栅极结构、毗邻该栅极结构在该半导体材料层中形成刻面形缺口，以及在该刻面形缺口的暴露表面上形成硅化物接触区域而继续。

在半导体器件的实施方式中可发现上述及其它方面，其包括半导体材料层、覆盖该半导体材料层的栅极结构、在该半导体材料层中的沟道区、该沟道区覆盖该栅极结构以及在该半导体材料中的源极和漏极区，该沟道区位于该源极区和漏极区之间。该半导体器件还包括覆盖该源极区和漏极区的刻面形硅化物接触区域。

提供本发明内容是为了以简化的形式介绍概念的选择，下面在具体实施方式部分会进一步描述。本发明内容不是为了确定所要求保护的主题的关键特征或必要特征，也不是为了用于协助确定所要求保护的主题的范围。

附图说明

结合以下附图，参考具体实施方式和权利要求，可以得到对本主题的更完整的理解，在各图中类似的参考标号指示类似的元素。

图1-4是描绘半导体器件的栅极结构的形成的剖面视图；以及

图5是具有三个毗邻的栅极结构的半导体器件结构的剖面视图；

图6-11是描绘根据第一实施方式的半导体器件的制造的剖面视图；

图12-14是描绘根据第二实施方式的半导体器件的制造的剖面视图；以及

图15和16是描绘根据第三实施方式的半导体器件的制造的剖面视图。