[发明专利]碳化硅半导体器件

说明书

技术领域

本发明涉及一种碳化硅半导体器件，且更具体而言，涉及一种具有欧姆电极的碳化硅半导体器件。

背景技术

诸如使用碳化硅(SiC)的FET(场效应晶体管)的碳化硅半导体器件通常是公知的(例如，参见“Semiconductor SiC Technology and Applications”，第191页(非专利文献1))。例如，虽然使用SiC的MOSFET(金属氧化物半导体场效应晶体管)是单极器件，但是在使用Si的器件的情况下，可以实现仅通过诸如GTO(栅极可关断晶闸管)和IGBT(绝缘栅双极晶体管)的双极晶体管器件实现的高击穿电压(例如1kV或更大)。因此，希望这种器件用作允许高击穿电压、低损耗和快速切换的器件。此外，MOSFET作为使用Si的功率器件通常被构造成采用DMOSFET(双扩散MOSFET)结构。在使用SiC的MOSFET的情况下，通过离子注入来选择性地掺杂导电杂质。由此，具有通过这种离子注入将导电杂质注入到其中的MOSFET称作DiMOSFET(双注入MOSFET)。

现有技术文献

非专利文献1：“Semiconductor SiC Technology and Applications”，Nikkan Kogyo Shimbun-sha，Japan，March 31，2003，p.191。

发明内容

本发明解决的技术问题

在上述MOSFET中，在例如具有n型导电性的SiC衬底的表面上形成由SiC制成的外延层。然后，p型导电性杂质被离子注入到该外延层中以形成p型区。因此，形成p型欧姆电极以便与p型区接触。

为了降低p型区和欧姆电极之间的接触电阻，可以想到增加p型区中p型导电杂质的浓度(即，增加将注入的导电杂质量)。但是，这种情况下，在p型区中形成由离子注入引起的大量缺陷。这些缺陷可以用作电流的泄漏路径，这导致MOSFET击穿电压性能劣化。由此，在使用SiC的半导体器件中，在传统上难以降低欧姆电极和杂质区之间的接触电阻，同时实现高击穿电压特性。

作出本发明以解决上述问题，以及本发明的目的是提供能够降低欧姆电极接触电阻同时实现高击穿电压特性的碳化硅半导体器件。

解决问题的手段

根据本发明的碳化硅半导体器件包括衬底和杂质层。具有第一导电类型的衬底由碳化硅制成且具有5×10³cm^-2或更小的位错密度。杂质层被形成在衬底上，其中具有与第一导电类型不同的第二导电类型的导电杂质浓度是1×10²⁰cm^-3或更大且5×10²¹cm^-3或更小。

由此，当形成欧姆电极以便与杂质层接触时，在欧姆电极和杂质层之间的接触电阻可以降低至根据实用观点不产生问题的水平。此外，使用具有降低至上述值的位错密度的衬底，从而充分降低会在衬底中以及在衬底上形成的杂质层中导致泄漏路径的缺陷密度。因此，碳化硅半导体器件的击穿电压特性能够更好。

由于允许碳化硅半导体器件的击穿电压特性被适当保持，因此将衬底的位错密度设置成5×10³cm^-2或更小。此外，将杂质层中导电杂质浓度的下限设置成1×10²⁰cm^-3。这是由于当欧姆电极被形成为与杂质层接触时，低于该值的导电杂质浓度会引起欧姆电极和杂质层之间的接触电阻增加超出允许范围。此外，由于注入超出该上限的导电杂质会导致杂质层的结晶度劣化，因此将杂质层中导电杂质浓度的上限设置成5×10²¹cm^-3。因此，碳化硅半导体器件的特性会劣化。

本发明的效果

如上所述，本发明可以提供一种碳化硅半导体器件，其具有优良的击穿电压特性，同时能够降低欧姆电极的接触电阻至根据实用观点不会发生问题的水平。

附图说明

图1是根据本发明的半导体器件的第一实施例的示意性横截面图。

图2是示出图1中所示的半导体器件的制造方法的流程图。

图3是根据本发明的半导体器件的第二实施例的示意性横截面图。

图4是示出图3中所示的半导体器件的制造方法的流程图。

图5是制造用于实验的本发明实例样品的示意性横截面图。

图6是示出自图5中所示的半导体器件的p⁺型层和p型层中的最外表面在深度方向上的导电杂质的浓度分布的图表。