[发明专利]锁存器结构、分频器及其操作方法

说明书

根据35U.S.C.§119主张优先权

本专利申请案主张2008年9月19日申请的题目为“锁存器结构和分频器(LATCHSTRUCTURE AND FREQUENCY DIVIDER)”的第61/098,665号美国临时专利申请案的优先权，所述美国临时专利申请案已转让给本受让人，且其全部内容在此以引用的方式明确地并入本文中。

技术领域

本发明大体来说涉及电子电路及通信设备。更特定来说，在若干方面中，本发明涉及锁存器、分频器、合成器及使用所述装置的无线通信装置。

背景技术

分频器用于各种电子装置中，包括例如蜂窝式电话及个人数字助理等便携式无线装置。分频器的输出波形通常是从分频器的输入的上升沿或下降沿导出。为此，奇数分频器(例如，除以3、5、7等等)具有通常限于为其输入的周期的整数倍数的脉冲宽度的输出。因为奇数分频器的完整输出循环等于奇数个其输入循环持续时间，所以获取百分之五十的工作循环通常需要对应于非整数个输入循环的脉冲宽度。这可能不必要地限制使用奇数分频器的设备的设计者可用的频率选择。

因此，需要分频器、例如锁存器等分频器组件和用于操作分频器的方法，其克服现有电路的上述限制且在除以奇数时不会过度地限制操作频率的选择。进一步需要具有所述分频器的通信设备，包括无线通信设备。

发明内容

本文中所揭示的实施例可通过提供可在输入的上升沿及下降沿两者上转变的锁存器结构、通过所述锁存器结构所制造的分频器的实施例及使用所述分频器的接收器及发射器的实施例来解决以上所描述的需要中的一者或一者以上。

在一实施例中，一种电子锁存器包括第一电路，第一电路经配置以在第一输入处于第一输入逻辑电平(例如，高)且第二输入处于第一输入逻辑电平时将第一输出驱动到第一输出逻辑电平(例如，低)，在第一输入处于第二输入逻辑电平(例如，低)且第二输入处于第二输入逻辑电平时将第一输出驱动到不同于第一输出逻辑电平的第二输出逻辑电平(例如，高)，且在将不同输入逻辑电平施加到第一输入及第二输入时将第一输出设定到高阻抗状态。电子锁存器还包括第二电路，第二电路经配置以在第三输入处于第一输入逻辑电平且第四输入处于第一输入逻辑电平时将第二输出驱动到第一输出逻辑电平，在第三输入处于第二输入逻辑电平且第四输入处于第二输入逻辑电平时将第二输出驱动到第二输出逻辑电平，且在将不同输入逻辑电平施加到第三输入及第四输入时将第二输出设定到高阻抗状态。电子锁存器进一步包括第三电路，第三电路经配置以在第一电路将第一输出驱动到高阻抗状态且第二电路将第二输出驱动到高阻抗状态时维持第一输出及第二输出的电压电平。

在一实施例中，一种电子锁存器包括用于在第一输入处于第一输入电平且第二输入处于第一输入电平时将第一输出驱动到第一输出电平、在第一输入处于第二输入电平且第二输入处于第二输入电平时将第一输出驱动到不同于第一输出电平的第二输出电平且在将不同输入电平施加到第一输入及第二输入时将第一输出设定到高阻抗状态的装置。电子锁存器还包括用于在第三输入处于第一输入电平且第四输入处于第一输入电平时将第二输出驱动到第一输出电平、在第三输入处于第二输入电平且第四输入处于第二输入电平时将第二输出驱动到第二输出电平且在将不同输入电平施加到第三输入及第四输入时将第二输出设定到高阻抗状态的装置。电子锁存器进一步包括用于在用于驱动第一输出的装置将第一输出驱动到高阻抗状态且用于驱动第二输出的装置将第二输出驱动到高阻抗状态时维持第一输出及第二输出的电压电平的装置。

在一实施例中，一种分频器包括多个锁存器。多个锁存器中的每一锁存器经选择性地配置以在时钟的上升沿及下降沿两者上切换状态。

在一实施例中，提供一种用于操作电子锁存器的方法。方法包括响应于第一输入及第一时钟相位处于第一输入逻辑电平而以第一输出逻辑电平来驱动第一输出。方法还包括响应于第二输入及第二时钟相位处于第一输入逻辑电平而以第一输出逻辑电平来驱动第二输出。方法另外包括响应于第一输入及第一时钟相位处于第二输入逻辑电平而以第二输出逻辑电平来驱动第一输出。方法进一步包括响应于第二输入及第二时钟相位处于第二输入逻辑电平而以第二输出逻辑电平来驱动第二输出。方法进一步包括响应于第一输入及第一时钟相位处于不同输入逻辑电平而在第一输出处提供高阻抗。方法进一步包括响应于第二输入及第二时钟相位处于不同输入逻辑电平而在第二输出处提供高阻抗。方法进一步包括在第一输入及第一时钟相位处于不同输入逻辑电平且第二输入及第二时钟相位处于不同输入逻辑电平时维持第一输出及第二输出的逻辑电平。