[发明专利]多相时钟分频电路

说明书

技术领域

本发明涉及能够在保持以高频振荡的多相时钟信号的相位关系的同时正确地进行分频的多相时钟分频电路。

背景技术

近年，在作为非易失性半导体存储装置的闪速存储器中，要求单一电源电压或者低电源电压下的数据的读出、数据的改写，需要在进行各动作时在芯片上提供升压电压或者负升压电压的升压电路。

作为升压电路的电路面积削减的一个手法，存在用具有更高频率的升压时钟信号来使升压电路工作的手法，而另一方面，在作为升压电压而输出了规定的电压后，为了应对噪声和削减消耗电流等，需要使升压时钟信号以低频工作的技术。并且，在升压电路中使用了多相时钟信号，其相位关系在升压动作中起到非常重要的作用。因此，需要能够在保持以高频振荡的多相时钟信号的相位关系的同时正确地进行分频的多相时钟分频电路。

图13表示专利文献1所记载的分频电路的结构。分频电路900具备：锁存电路DFF<0>～DFF<7>，其输入多相时钟信号CLK<0>～CLK<7>，输出多相分频时钟信号FCK<0>～FCK<7>；和逻辑元件NR<0>～NR<6>，其接收锁存电路DFF<I>(0≤I≤6)的反转输出NQ和锁存电路DFF<I+1>的输出Q，生成锁存电路DFF<I+1>的数据信号。只有锁存电路DFF<0>将该锁存电路DFF<0>自身的反转输出NQ作为数据信号输入。

接下来，参照图14，对图13所示的分频电路900的动作进行简单的说明。

〔时刻T0：初始状态〕

首先，在时刻T0，锁存电路DFF<0>～DFF<7>的输出Q(多相分频时钟信号FCK<0>～FCK<7>)为“L”(逻辑低电平)，反转输出NQ为“H”(逻辑高电平)。因此，逻辑元件NR<0>～NR<6>的数据信号DT0～DT6固定为“L”。在数据信号DT0～DT6为“L”的期间，无论时钟信号CLK<1>～CLK<7>的输入如何，锁存电路DFF<1>～DFF<7>的输出Q(多相分频时钟信号FCK<1>～FCK<7>)都固定为“L”。另一方面，因为锁存电路DFF<0>的输入数据信号为该锁存电路DFF<0>自身的反转输出NQ，所以为“H”。

〔时刻T1〕

在时刻T1上，当时钟信号CLK<0>变为“H”后，锁存电路DFF<0>的输出Q变为“H”，反转输出NQ变为“L”。由此，多相分频时钟信号FCK<0>变为“H”，此外数据信号DT0变为“H”，输入到锁存电路DFF<1>，并在H数据锁存时间Tlatr以内被取入。在此，H数据锁存时间Tlatr为(1/时钟频率fosc)/多相时钟信号数，例如，若设时钟频率fosc＝100MHz，多相时钟信号数＝8相，则H数据锁存时间为Tlatr＝1.25ns。

〔时刻T2〕

在时刻T2，当时钟信号CLK<1>变为“H”后，取入到锁存电路DFF<1>中的数据(DT0＝“H”)被输出，输出Q变为“H”，反转输出NQ变为“L”。由此，多相分频时钟信号FCK<1>变为“H”，此外数据信号DT1变为“H”，输入到锁存电路DFF<2>，并在H数据锁存时间Tlatr以内被取入。同时，数据信号DT0变为“L”。

以下，在时刻T3～T8中也同样地由锁存电路DFF<2>～DFF<7>进行分频。在此期间，当在时刻T6时钟信号CLK<1>变为“L”后，锁存电路DFF<1>在L数据锁存时间Tlatf以内取入输入到数据端子D的数据信号DT0＝“L”。在此，L数据锁存时间Tlatf与多相时钟信号数无关，并很大程度地依赖于时钟频率，大约为(1/时钟频率fosc)/2，例如，当时钟频率fosc＝100MHz时，数据锁存时间Tlatf＝5ns。以下，在时刻T9～T17中也是同样。

专利文献1：JP特开2001-350539号公报

在专利文献1的分频电路中，存在如下课题：在时钟频率变高的情况下，或者多相时钟信号数变多的情况下，不能确保充足的H数据锁存时间Tlatr，不能进行正确的时钟信号的分频。

发明内容