[发明专利]贯通电极的形成方法及半导体装置

说明书

技术领域

本发明涉及一种半导体装置，该半导体装置在半导体基板一侧的面上具有包含有源元件的电子电路，并利用贯通所述半导体基板的贯通电极将所述半导体基板一侧的面上的电极和所述半导体基板另一侧的面的导电层电连接。而且，涉及一种如上所述的贯通电极的形成方法及具备具有所述贯通电极的所述半导体基板的半导体装置。

背景技术

为了降低集成电路的封装面积，代替现有的引线接合而使用贯通半导体基板101的贯通电极103(例如参照专利文献1的图5)。图17～图19G分别是贯通现有的半导体基板101的贯通电极103的结构图、制作流程图及工序图。

参照图17～图19G说明现有的半导体基板的制造方法。

在半导体基板101一侧的面101a上形成晶体管等有源元件107(参照图20)后，在层间绝缘膜102内形成焊盘电极105。另一方面，为了自半导体基板101另一侧的面101b电连接所述层间绝缘膜102内的焊盘电极105，按照图18所示的流程制成贯通电极103。在此，图17的焊盘电极105和图20的有源元件107处于半导体基板101的相同面101a。层间绝缘膜102的厚度为1μm，作为焊盘电极105的材质使用铝(厚度800nm)，并且，作为密接层而使用氮化钛及钛(将氮化钛和钛合在一起的厚度为200nm)的三层结构。在此，作为密接层，既可以是仅使用氮化钛的150nm的厚度，也可以是仅使用钛的150nm的厚度，还可以是将氮化钛和钛加在一起的膜厚为150nm。在焊盘电极105的表面侧，作为钝化膜108而形成有厚度1μm的氮化硅。另外，半导体基板101使用p型掺杂的硅，利用研磨机使其变薄(图21)。在现有技术中，将硅的半导体基板101减薄至厚度200μm。焊盘电极105的大小为150μm×150μm。另外，如图20及图21所示，利用载体基板120覆盖半导体硅基板101的有源元件107侧的面，以便利用载体基板120保护有源元件107及其他电极。载体基板120使用玻璃。

以下，说明按照图18所示的流程制作贯通电极103的方法。

首先，如图19A所示，在第十一工序中，通过蚀刻在半导体基板101上形成通孔106。在此，在半导体基板101的配置有有源元件107(参照图20)的面101a上存在焊盘电极(金属电极)105。另外，在焊盘电极105和半导体基板101之间存在层间绝缘膜102，在半导体基板101的相反侧的面101b上，在贯通电极形成部分101c之外的部分制作厚度30μm的抗蚀剂掩模130。

接着，如图19B所示，对半导体基板101的相反侧的面101b的未被抗蚀剂掩模130覆盖的部分、即贯通电极形成部分101c，利用干式蚀刻，蚀刻半导体基板101至层间绝缘膜102，以形成通孔106。作为示例，图17的半导体硅基板101的厚度为200μm、通孔106的入口直径为100μm、通孔106为89°的锥形。

接着，如图19C所示，在蚀刻后，通过灰化处理，自半导体基板101的相反侧的面101b将抗蚀剂掩模130全部除去。

之后，如图19D所示，在第十二工序中，利用干式蚀刻将通孔106底面的层间绝缘膜102的1μm的厚度部分全部除去，以使所述焊盘电极105的下表面侧的钛在通孔106的底面内露出。

接着，如图19E所示，在第十三工序中，在通孔106的底面及侧面、以及半导体基板101的通孔106的开口侧的表面(半导体基板101的相反侧的面101b)，利用CVD法形成绝缘膜104。通孔106的开口侧的表面的绝缘膜104的厚度为2μm、通孔106底面的绝缘膜104的厚度为0.2μm。关于通孔106侧面的绝缘膜104的厚度，附着于通孔106的表面101b附近的侧面的绝缘膜104的厚度，与半导体基板101的相反侧的面101b的绝缘膜104的厚度大致相等，并自通孔106的表面101b侧朝向底面侧逐渐减小，附着于通孔106底面附近的侧面的绝缘膜104的厚度，与附着于通孔106底面的绝缘膜104的厚度大致相同。图19D是简略图示，该图19D图示的尺寸与上述说明存在差异。

接着，如图19F所示，在第十四工序中，以不蚀刻通孔106侧面的绝缘膜104的方式，利用干式蚀刻将通孔106底面的绝缘膜104的0.5μm厚度的部分及半导体基板101的通孔106开口侧的表面101b的绝缘膜104的一部分除去，使所述焊盘电极105下表面侧的钛再次在通孔106的底面露出。