[发明专利]涉及多排LLR缓冲器的解交织机制

权利要求书

1.一种方法，包括：

(a)生成多个解交织再排序物理(DRP)地址；以及

(b)使用所述DRP地址将相对应的多个(对数似然比)LLR值同时写入到多排存储器中，其中所述多排存储器包括多个排，且其中一次不超过一个LLR值被写入到所述多排存储器的每个排中。

2.如权利要求1所述的方法，其特征在于，所述DRP地址是剪除比特反转交织(PBRI)地址。

3.如权利要求1所述的方法，其特征在于，所述(a)的生成涉及：

生成再排序索引的流，其中每个再排序索引包括多个地址比特；以及

通过将每个再排序索引的第二数个地址比特移位并保持所述再排序索引的第一数个地址比特不移位来将所述再排序索引翻译成相应的DRP地址。

4.如权利要求3所述的方法，其特征在于，所述再排序索引的所述第一数个地址比特形成所述DRP地址的第一部分，且其中所述DRP地址的所述第一部分标识LLR值在所述多排存储器中所被写入到的一个且仅一个排。

5.如权利要求4所述的方法，其特征在于，所述再排序索引的所述第二数个地址比特形成所述DRP地址的第二部分，且其中所述DRP地址的所述第二部分标识所述LLR值所被写入的字位置。

6.如权利要求1所述的方法，其特征在于，进一步包括：

(c)以使得所述多个LLR值具有解交织次序的方式从所述多排存储器读取出所述多个LLR值。

7.如权利要求6所述的方法，其特征在于，所述(c)的读取涉及从所述多排存储器的第一排读取所述多个LLR值的第一子集，并随后从所述多排存储器的第二排读取所述多个LLR值的第二子集。

8.如权利要求6所述的方法，其特征在于，所述多排存储器是多段判决存储器的多个段中的一个，其中在解码器从所述多个段中的另一段读取第二子分组的LLR值的时段期间第一子分组的LLR值被写入到所述多个段的一个段中。

9.如权利要求1所述的方法，其特征在于，每个排包括多个字位置，且其中多个LLR值被写入到所述字位置的至少一个中。

10.一种方法，包括：

(a)生成多个解交织再排序物理(DRP)地址，其中所述多个DRP地址包括多组DRP地址；

(b)使用每组DRP地址将相对应的一组(对数似然比)LLR值同时写入到存储器中；以及

(c)以解交织次序从所述存储器读取所述多个LLR值。

11.如权利要求10所述的方法，其特征在于，所述DRP地址是剪除比特反转交织(PBRI)地址，且其中所述存储器是多排存储器。

12.一种设备，包括：

解交织器电路，生成多个解交织再排序物理(DRP)地址；以及

多排存储器，使用所述多个DRP地址将多个LLR值同时写入到所述多排存储器中，以使得一次不超过一个LLR值被写入到所述多排存储器的每个排中。

13.如权利要求12所述的设备，其特征在于，所述解交织器电路包括：

再排序索引生成器，生成再排序索引的流，其中每个再排序索引包括多个地址比特；以及

地址翻译器电路，接收所述再排序索引的流并将每个接收到的再排序索引转换成相对应的DRP地址，其中所述地址翻译器电路通过将再排序索引的第一数个地址比特移位并保持所述再排序索引的第二数个地址比特不移位来将所述再排序索引转换成DRP地址。

14.如权利要求12所述的设备，其特征在于，所述多排存储器包括：

多个排，其中每个排包括多个字位置，其中每个LLR值包括数目A个比特，其中每个字位置包括数目B个比特，且其中B至少是A的两倍。

15.如权利要求13所述的设备，其特征在于，所述第二数个地址比特标识所述LLR值中的一个在所述多排存储器中所要被写入到的排。

16.如权利要求13所述的设备，其特征在于，所述多个DRP地址的每一个标识所述多个LLR值中相对应的一个在所述多排存储器的排当中所要被写入其中的一个且仅一个排。