[实用新型]具有等效采样功能的数字示波器有效

专利信息
申请号: 200920246548.9 申请日: 2009-11-02
公开(公告)号: CN201548603U 公开(公告)日: 2010-08-11
发明(设计)人: 王悦;王铁军;李维森 申请(专利权)人: 北京普源精电科技有限公司
主分类号: G01R13/02 分类号: G01R13/02
代理公司: 暂无信息 代理人: 暂无信息
地址: 102206 北*** 国省代码: 北京;11
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摘要:
搜索关键词: 具有 等效 采样 功能 数字 示波器
【说明书】:

技术领域

实用新型涉及电信号测量领域,特别涉及具有等效采样功能的数字示波器。

背景技术

在数字示波器技术中,常用的采样方法有两种:实时采样和等效采样。实时采样通常是等时间间隔的对周期或非周期信号进行采样,实时采样的最高采样频率是奈奎斯特极限频率。等效采样(Equivalent Sampling)是指对周期性信号的多个周期连续采样并组合为一个周期来复现信号波形。利用等效采样的方法可以复现频率大大超过奈奎斯特极限频率的信号的波形。

请参考图1,图1示出的是一种传统的具有等效采样功能的数字示波器1,该数字示波器1包括一个信号输入端11、一个A/D转换模块12、一个数据处理模块13、一个控制模块14、一个时钟模块15、两个存储器16、17、一个显示模块18和一个输入模块19。信号输入端11连接到A/D转换模块12,A/D转换模块12连接到数据处理模块13,数据处理模块13连接到控制模块14,控制模块14分别与存储器16、17、显示模块18、输入模块19以及时钟模块15相连接,时钟模块15连接到A/D转换模块12。

数字示波器1工作时,信号输入端11输入一个周期性的被测信号,A/D转换模块12可在时钟模块15提供的采样时钟信号的控制下对该被测信号进行采样,所述的控制模块14可控制时钟模块13发出的采样时钟信号的频率和相位,所述的控制模块14还负责对A/D转换模块12采集的采样数据进行处理、保存以及控制显示模块18显示该采样数据等工作。时钟模块13是由FPGA实现。

下面结合参考图1和图2具体说明该数字示波器1等效采样的过程和原理。

为了方便对比和描述,图2中将被测信号100的多个周期仅以一个周期的形式示出。

首先,控制模块14将一个等效采样率传送给时钟模块15,时钟模块15根据该等效采样率计算出一个相应的相位步进值Δt。其中,该等效采样率可以是用户通过输入模块19输入的,也可以是数字示波器1内部预先配置好的默认等效采样率。

然后,时钟模块输出一个采样时钟信号191。在采样时钟信号191的控制下,A/D转换模块12对被测信号100的第一个周期进行第1轮采样,在多个采样点a、b、c采集对应的采样数据。该控制模块14将该多个采样点a、b、c对应的采样数据存入该第一存储器16。该采样数据中记载着采样点信息以及采样点位置被测信号的幅度信息等。

第1轮采样之后,时钟模块15在采样时钟信号191频率不变的基础上增加一个相位步进值Δt,而得到了采样时钟信号192,使得控制采样的脉冲上升沿延迟Δt到来。在采样时钟信号192的控制下,A/D转换模块12对被测信号100的第二个周期内的多个采样点d、e、f进行第2轮采样,获得多个采样点d、e、f对应的采样数据。与第1轮采样相同,控制模块14将多个采样点d、e、f对应的多个采样数据也存入第一存储器16。

类似的,第三轮采样在采样点g、h、i上采样,第四轮采样在采样点j、k、l上采样。以此类推,每一轮采样之后,该采样时钟信号都会增加该相位步进值Δt,并对被测信号的下一个周期进行采样,直到该相位步进值Δt已经累积步进了采样时钟信号的一个周期。控制模块14将每个周期内采集到的多个采样数据存入第一存储器16。

然后,控制模块14将第一存储器16当中的采样数据按照其采样点的先后顺序进行重组在同一个周期当中。由于每一轮采样与前一轮采样相比延迟了Δt,而且,每一轮采样当中采样点之间的间隔时间相同,因此该先后顺序可以按照如下规律:第1至第N轮采样的第1个采样点、第1至第N轮采样的第2个采样点、……、第1至第N轮采样的第M个采样点。其中,N表示采样轮数的最大值,M表示一轮采样内采样点数的最大值。具体到本举例,该先后顺序是采样点a、d、g、j、b、e、h、k、c、f、i、l。控制模块14将重组后的采样数据按照重组后的顺序存储在第二存储器17当中。

然后,控制模块14根据第二存储器17当中的重组后的采样数据绘制成曲线,显示在显示模块17上,即实现了等效采样的过程。

如上所述,由于时钟模块15需要对采样时钟信号进行相位步进操作,因此始终模块15是由成本较高的FPGA来实现的。

但是,传统的具有等效采样功能的数字示波器1却存在着如下问题:

由于每个周期采样之后,该采样时钟信号需要增加一个相位步进值Δt,而利用FPGA实现的时钟模块15所产生的相位步进值Δt会受到FPGA本身精度的限制。

实用新型内容

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