[实用新型]用于编码调制信号的并行数字化相关处理器

权利要求书

1、一种用于编码调制信号的并行数字化相关处理器，它包括数据读取模块(1)、数据缓冲模块(2)、增益控制模块(5)、时序控制模块(6)、数据输出模块(7)、电源(17)，其特征在于：还包括编码分路模块(3)、累加器模块(4)，所述的数据读取模块(1)的出端通过数据线依次串接数据缓冲模块(2)、累加器模块(4)、增益控制模块(5)后与数据输出模块(7)的入端连接，累加器模块(4)另一输入端与编码分路模块(3)的出端连接，时序控制模块(6)的三个出端分别与数据缓冲模块(2)、编码分路模块(3)、数据输出模块(7)的时序入端并接，时钟CLK分别与编码分路模块(3)、累加器模块(4)的时钟入端并接，电源(17)出端+V电压端分别与各模块相应电源端连接。

2、根据权利要求1所述的用于编码调制信号的并行数字化相关处理器，其特征在于：累加器模块(4)包括数据读取锁存器(8)、数据变换器(9)、加法器(10)、数据输出锁存器(11)、计数器(12)，所述的数据读取锁存器(8)入端1脚通过数据线与数据缓冲模块(2)的出端连接，数据读取锁存器(8)的出端2脚通过数据线依次串接数据变换器(9)、加法器(10)、数据输出锁存器(11)各入出端1、2脚后与增益控制模块(5)的入端连接，数据变换器(9)的入端3脚与编码分路模块(3)的出端连接，时钟CLK分别与数据读取锁存器(8)、加法器(10)的各3脚及计数器(12)的1脚并接，计数器(12)出端2脚与数据输出锁存器(11)的入端3脚连接，数据读取锁存器(8)、数据变换器(9)、加法器(10)、数据输出锁存器(11)、计数器(12)的各入端5脚分别与电源(17)的出端+V电压端并接、各入端6脚与地端并接。

3、根据权利要求1或2所述的用于编码调制信号的并行数字化相关处理器，其特征在于：编码分路模块(3)包括编码产生模块(13)、编码移位模块(14)、编码缓冲模块(15)、编码选择模块(16)，所述的编码产生模块(13)的出端2脚通过数据线依次串接编码移位模块(14)、编码缓冲模块(15)、编码选择模块(16)各入出端1、2脚后与累加器模块(4)入端连接，时钟CLK分别与编码产生模块(13)、编码移位模块(14)、编码缓冲模块(15)、编码选择模块(16)的各入端3脚并接，编码选择模块(16)的入端4脚与时序控制模块(6)的出端连接，编码产生模块(13)、编码移位模块(14)、编码缓冲模块(15)、编码选择模块(16)各入端5脚分别与电源(17)的出端+V电压端并接、各入端6脚与地端并接。