[实用新型]全硬件时间同步装置

说明书

所属技术领域

本实用新型涉及一种完全用硬件实现多种时钟源选择、解码，然后编码输出脉冲、串口、IRIG-B、DCF77等标准对时信号的时间同步装置。

背景技术

一个系统，如变电站自动化系统，由分布的多个数据采集装置组成，数据分析及综合应用要求系统内各装置的时钟保持一致，从而保证各装置数据记录时标的一致，为此，系统内需要配置一个接收基准时钟源转换输出标准对时信号的时间同步装置。

传统的时间同步装置采用微处理器实现时钟源信号的选择、解码和输出信号的编码，由于装置按程序运行，存在以下问题：

1)在强电磁干扰环境下，程序指针可能受到干扰跑飞，装置会因为复位而短暂失效；

2)输入到输出的延时不固定，难以准确补偿，输出精度的稳定性较差。

发明内容

为了克服上述传统的时间同步装置的不足，本实用新型提出了一种全硬件时间同步装置，采用现场可编程门阵列FPGA芯片实现时间信号的解码、编码以及基准源的选择和切换。

本实用新型解决其技术问题所采用的技术方案是：全硬件时间同步装置包括：母板、电源插件、光纤插件、主时钟插件、守时插件和至少一个扩展输出插件。各插件与母板相连，通过母板进行信号传递和电源供给。

主时钟插件采用FPGA芯片构建硬件解码电路。主时钟插件包括，卫星接收模块(4)、UTC信号解码器(5)、IRIG-B码解码器(6)、输出信号编码器(7)和监控模块(8)。其中FPGA芯片内部包括UTC信号解码器(5)、IRIG-B码解码器(6)、输出信号编码器(7)和监控模块(8)。

全硬件时间同步装置运行时，卫星接收模块(4)将接收的UTC信号发送给FPGA芯片，FPGA芯片按规定的时序和逻辑进行解码，然后，按IRIG_B、1PPS、TXD、DCF77要求的时序和逻辑进行编码，最后经扩展插件驱动、隔离后输出一定数量的标准时钟信号。

作为上述方案的进一步完善和补充，本方案除卫星接受模块输出的信号为主时钟信号外，FPGA还接入了串口脉冲信号、电/光输入的IRIG-B码信号作为备用时钟信号。这些信号接入后，首先进行解码，然后进行有效性分析。当卫星接收系统出现故障时，FPGA根据优先级别选择确定某一有效信号为基准时钟信号。

本实用新型的有益效果是：(1)FPGA内部的时序和逻辑关系，在加电时配置完成，提高了装置的抗干扰能力和可靠性。(2)FPGA芯片按固定的时序和逻辑工作，输入到输出的延时确定，可以实现准确补偿，输出精度的稳定性好。

附图说明

下面结合附图和实施例对本实用新型进一步说明。

图1是变电站时间同步系统构架框图。

图中，1主时间同步装置，2扩展时间同步装置，3光纤通道

图2是全硬件时间同步装置原理图。

图中，4.GPS卫星接收模块，5.UTC信号解码器，6.IRIG-B码解码器，7.输出信号编码器，8.监控模块，9.IRIG-B码信号输入(测试)，10.串口脉冲(测试)，11.光纤IRIG-B码输入，12.后备时钟输入，13.LED显示北京时间，14.时脉冲输出，15.秒脉冲输出，16.分脉冲输出，17.串口输出，18.IRIG-B输出，19.DCF77输出，20.时间失步告警输出，21.装置失电告警输出。

图3是实施例的结构布置图。

图中，22.光纤插件，23.主时钟插件，24.守时插件，25.脉冲插件，26.AC B码插件，27.串口插件，28.DC B码插件，29.DCF77码插件，30.综合插件，31.电源插件，32.时间显示屏，33.状态显示灯。

具体实施方式

在图2中，以GPS卫星接收模块(4)的输出作为主时钟源信号，采用Altera公司Cyclone II系列的EP2C5T144FPGA芯片构建主时钟插件。FPGA内部包括UTC信号解码器(5)、IRIG-B码解码器(6)、输出信号编码器(7)、监控模块(8)几个部分，其中，

UTC信号解码器(5)实现GPS卫星接收模块(4)输出的UTC信号解码；

IRIG-B码解码器(6)完成外部输入的IRIG-B码的信号解码；

输出信号编码器(7)对内部基准的时间信息进行编码，输出IRIG_B、1PPS、TXD、DCF77多种对时信号；

监控模块(8)监视各输入信号的有效性，并按优先级别，选择确定哪一个输入作为基准时钟源。

装置上电时，主时钟插件的FPGA将EEPROM中的数据读入片内编程RAM中，配置完成后，FPGA按设定的时序和逻辑运行。一般情况下，以GPS卫星接收模块(4)输出的信号为基准信号，由FPGA按输入信号的时序和逻辑进行解码，然后，按IRIG B、1PPS、TXD、DCF77要求的时序和逻辑进行编码，最后经母板传送信号到扩展插件，经扩展插件驱动、隔离后输出一定数量的标准时钟信号。当GPS卫星接收系统出现故障时，FPGA根据优先级别选择某一有效输入信号为基准时钟信号。