[实用新型]一种时钟信号转换器

权利要求书

1.一种时钟信号转换器包括CPU接口，其特征在于：所述的转换器包括转换模块，FIFO，工作选择模块，时钟模块，自检模块；所述时钟模块连接于转换模块的一端上，转换模块的另一端与FIFO的一端相连，第三端与CPU接口的一端连接；所述自检模块连接于工作选择模块的一端上，工作选择模块的另一端与FIFO的一端相连，第三端与CPU接口的一端相连；所述CPU接口的第三端与FIFO相连。

2.根据权利要求1所述的时钟信号转换器，其特征在于：所述的时钟信号转换器中的转换模块包括E1接口，时钟提取模块，HDB3解码模块，E1解帧模块，E1成帧模块，HDB3编码模块；所述的E1接口一端与外部连接，另一端与时钟提取模块一端连接，第三端与HDB3解码模块一端连接，时钟提取模块的另一端连接于E1解帧模块上，HDB3模块的另一端与E1解帧模块相连，E1解帧模块的第三端连接至FIFO；FIFO的另一端与E1成帧模块相连，E1成帧模块另一端与HDB3编码模块的一端相连，HDB3编码模块的另一端与外部相连。

3.根据权利要求1所述的时钟信号转换器，其特征在于：所述的时钟信号转换器中的工作选择模块包括V35接口和DCE/DTE工作模式选择模块，所述的V35接口分别与DCE、DTE工作模式选择模块连接。

4.根据权利要求1所述的时钟信号转换器，其特征在于：所述的时钟信号转换器中的时钟模块包括外部晶振和锁相环；所述的外部晶振和锁相环依次连接。

5.根据权利要求1所述的时钟信号转换器，其特征在于：所述的时钟信号转换器中的自检模块包括一个伪随机码发生器和一个伪随机码检测器；所述的伪随机码发生器与伪随机码检测器依次连接。