[实用新型]一种MVB总线控制器无效
| 申请号: | 200920065872.0 | 申请日: | 2009-09-11 |
| 公开(公告)号: | CN201515392U | 公开(公告)日: | 2010-06-23 |
| 发明(设计)人: | 陈特放;黄采伦;樊晓平;陈艳子;王靖;成庶 | 申请(专利权)人: | 中南大学 |
| 主分类号: | H04L29/02 | 分类号: | H04L29/02;H04L12/40;B60R16/023 |
| 代理公司: | 长沙市融智专利事务所 43114 | 代理人: | 颜勇 |
| 地址: | 410083 湖*** | 国省代码: | 湖南;43 |
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| 摘要: | |||
| 搜索关键词: | 一种 mvb 总线 控制器 | ||
技术领域
本实用新型涉及一种MVB总线控制器。
背景技术
MVB总线即多功能车辆总线(Multifunction Vehicle Bus),是用于在列车上设备之间传送和交换数据的标准通信介质,MVB总线控制器是实现MVB总线网络功能的关键器件,负责访问MVB总线,并提供与微处理器的通信接口,实现数据传输。由于机车上与MVB连接的其它设备都需要MVB总线控制器与列车通信网络进行连接,所以,自主研制MVB总线控制器不仅对设备本身具有重要意义,对保证在实现列车网络化控制后,既有设备经过网络化改造后继续应用到机车上具有决定性意义。
实用新型内容
为解决现有列车网络化控制不够完善的技术问题,本实用新型提供一种能有效实现总线数据通信功能的MVB总线控制器。
为实现上述技术效果,本实用新型包括:编码器、解码器、发送数据缓冲器、接收数据缓冲器、主控制单元,所述的解码器的输入端连接至MVB总线,解码器的输出端连接至接收数据缓冲器,所述的数据缓冲器的输出端连接至主控制单元的输入端,所述的主控制单元的输出端连接至发送数据缓冲器的输入端,主控制单元的控制端连接至解码器,所述的发送数据缓冲器的输出端连接至编码器的输入端,所述的编码器的输出端连接至MVB总线,编码器的控制端连接至主控制单元。
本实用新型的技术效果在于:在MVB总线控制器的编码器端加入了发送缓冲区,在解码器端加入接收缓冲区,有效地提高MVB总线控制器的总线响应能力,实现了列车网络化控制,为保证列车安全运行提供了有力的保证。
下面结合附图对本实用新型作进一步说明。
附图说明
图1为本实用新型的电路框图;
图2为本实用新型的编码器结构图;
图3为本实用新型的解码器结构图;
图4为本实用新型的主控制单元模块结构示意图。
具体实施方式
参见图1,接收数据时,解码器从总线接收信号,经解码、校验,将数据存入接收缓冲区,并通知主控制单元,主控制单元将数据从接收缓冲区读出,并进行储存,发送数据时,主控制单元将相应数据读出,写入发送缓冲区,然后,主控制单元向编码器发出发送数据的命令,编码器将数据编码后,经使能驱动器的发送允许,将数据发往MVB总线。
参见图2,编码器工作过程如下:MVB总线控制器的组控制模块将数据写入发送缓冲区后,向编码器发出发送命令,发送命令检测模块用来检测主控制单元的发送命令,上升沿有效,发送起动模块接收到发送命令后,使能分频器要求数据读取控制模块从发送缓冲区读出数据。数据读取控制模块产生时序正确的地址信号、读信号、使能信号等控制信号。读出的数据被保存在临时寄存器,校验运算模块从临时寄存器读出数据,按顺序进行CRC运算,偶奇偶校验运算,取反,形成校验序列。输出控制模块在发送时钟CLK的作用下,向MVB总线驱动器发出输出允许信号,同时按顺序发送编码后的帧,包括帧起始分界符,数据,终止分界符。中间每64位数据后面要求插入8位校验序列。
参见图3,解码器从总线接收正确的MVB帧,解析其它设备传来的数据,解码器以和编码器相同的速率接收数据,解码过程包括同步,校验,检错,冲突检测,提取数据等步骤,在没有出错的情况下,正确的数据被存入接收缓冲区,解码器通知主控制单元,将数据取走。根据设计,解码器的工作过程如下:复位后,起始检测同步电路监视总线情况,一旦检测到总线上有帧起始位,就通知16分频电路,产生接收时钟和采样脉冲,采样电路在采样脉冲的作用下,从总线读取串行数据,并将数据送往校验电路和接收控制模块,接收控制模块从送来的信号中判断帧类型,取出应用数据,存入接收缓冲区,当一帧所有数据接收完毕,接收控制模块发出接收完毕、帧类型等信号给主控制单元,同时送往主控制单元的还有冲突,出错等信号,以便主控制单元做出相应处理。接收控制模块在接收一个完整的帧后,检测总线状态,检测到总线空闲后,开始下一帧的接收。空闲检测模块和冲突检测模块一直对总线进行监视,空闲检测模块用来监视帧间间歇,以便开始接收新的一帧。
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