[实用新型]集成电路芯片结构

说明书

技术领域

本实用新型涉及集成电路芯片制造领域，且特别涉及一种集成电路芯片结构。

背景技术

通常，集成电路芯片都需要单独占用芯片面积的用于封装键合的压焊金属区，即一般压焊金属区下，不能放置有源器件，特别是对单层金属和双层金属的集成电路而言。请参考图1，图1所示为现有技术集成电路芯片结构示意图。半导体衬底10上沉积有绝缘层20，绝缘层20可为SiO₂介质层，绝缘层20上沉积有间隔分布的Al金属层30作为压焊金属层，上述结构上沉积有钝化层40，钝化层40上具有光刻形成的间隔分布的压焊点50，可见，压焊金属层30下只有绝缘层20和半导体衬底10，而无有源器件，压焊金属层30上有钝化层40。

随着集成电路芯片技术的发展，功率管的应用越来越广泛，对于功率管的参数要求也越来越高。将功率管集成到电路中时，会产生功率管需要厚的金属层而电路的其他部分仅需薄的金属层的矛盾。制作厚的金属层需要较大尺寸的设计规则(线宽/间距)，从而增加了芯片面积，这与芯片日趋小型化的要求背道而驰，同时由于芯片尺寸的增大势必减少同一晶圆片上可生产的芯片数量，降低了产量并提高了生产成本。在现有技术中也可以采用多层金属的方法来解决功率管金属厚度的问题，但这样需要至少增加两个光刻层次。以上方法不仅带来了成本的增加，也由于工艺的限制，很难将单层金属的厚度做到4um以上。

为降低封装成本，用铜线替代金线进行封装时，由于铜键合需要更高的键合功率，压焊金属区的金属厚度必须达到3um以上，然而现有技术同样面临需要厚金属层的要挑战。

实用新型内容

本实用新型提出一种集成电路芯片结构，通过增加一次光刻层次和使用电镀金属技术，能够有效增加功率器件和压焊区域的局部金属层的厚度，从而减少芯片面积，使用铜封装技术，降低集成电路的生产成本。

为了达到上述目的，本实用新型提出一种集成电路芯片结构，其包括：

半导体衬底；

N型或P型掺杂区，多晶硅，绝缘层和多层金属布线等结构，制作在所述半导体衬底上；

钝化层，沉积在上述结构上，其具有多个光刻形成的连接孔

多个顶层金属区域，电镀形成于所述多个连接孔上，

其中所述多个第二金属区域下部具有阻挡层，上部具有保护层。

进一步的，所述阻挡层为Ti、TiN、Ta或TaN层。

进一步的，所述阻挡层的厚度为300埃～3000埃。

进一步的，所述多个第二金属区域为铜金属层。

进一步的，所述多个第二金属区域的厚度为3μm～50μm。

进一步的，所述保护层包括Ni金属层和Sn或Au金属层。

进一步的，所述保护层的厚度为500埃～5000埃。

本实用新型提出的集成电路芯片结构，在通常集成电路钝化工艺后，通过增加一次光刻层次和使用铜电镀工艺，将3um-50um的厚铜金属层制备在集成电路芯片上。当其用作芯片的压焊金属时，既可以在厚铜压焊金属区下放置有源器件，也可以直接用铜线封装。当其用作加厚功率管的金属时，可以使金属层的电阻减少，从而减小功率管的面积。总之，采用厚铜金属层可以缩小芯片面积和降低封装成本，从而降低集成电路成本。

附图说明

图1所示为现有技术的集成电路芯片结构示意图。

图2所示为本实用新型较佳实施例的集成电路芯片结构示意图。

图3所示为本实用新型较佳实施例的功率管的平面图。

图4所示为本实用新型较佳实施例的功率管的剖面图。

具体实施方式

为了更了解本实用新型的技术内容，特举具体实施例并配合所附图式说明如下。

本实用新型提出一种集成电路芯片结构，其能够有效增加功率器件局部金属层的厚度，而不需要增大芯片尺寸也不需要增加光刻层次，降低了生产成本。

请参考图2，图2所示为本实用新型较佳实施例的集成电路芯片结构示意图。本实用新型提出的集成电路芯片结构，其包括：半导体衬底100；绝缘层110，沉积在所述半导体衬底100上；多个第一金属区域120，具有间隔地沉积在所述绝缘层110上；钝化层130，沉积在上述结构上，其具有多个光刻形成的连接孔140连接于所述多个第一金属区域120；多个第二金属区域150，电镀形成于所述多个连接孔140上，其中所述多个第二金属区域150下部具有阻挡层160，上部具有保护层170。