[发明专利]低衬底电阻的晶圆级芯片尺寸封装及其制造方法

说明书

技术领域

本发明涉及一种半导体封装结构和制造方法，特别涉及一种低衬底电阻的晶圆级芯片尺寸封装及其制造方法。

背景技术

晶圆级芯片尺寸封装(Wafer Level Chip Scale Packaging，WLCSP)是一种集成电路芯片封装技术，不同于传统的芯片封装方式(先切割再封测，而封装后至少增加原芯片20％的体积)，此种最新技术是先在晶圆上进行封装测试，然后切割成一个个的lC颗粒，因此封装后的体积即等同IC裸晶的原尺寸，对于晶圆级芯片封装而言，封装面积与芯片面积的比率小于1.2。

最近所开发的电子装置例如移动电话、便携式电脑、摄像机、个人数字助理及其他类似装置，借助晶圆级芯片尺寸封装技术的使用，在增加元件密度、性能、与成本效益的同时，减少了装置的重量与尺寸。

如中国专利公开号CN101383292A中，披露了一种芯片封装体、其导电柱的制造及修改其上载球层的方法。该芯片尺寸封装体包含：衬底；多个钉状导电柱，从上述衬底的表面延伸；以及多个软焊料球状物，其中每一个上述软焊料球状物与上述钉状导电柱的其中之一连接。当需要使用不同尺寸的软焊料球状物时，上述半导体的返工可仅需要除去与取代上述钉状导电柱的钉头部，而可减少返工的费用。借助本发明，当软焊料球状物的尺寸与钉状导电柱的现有钉头部的尺寸不合时，仅需修改钉状导电柱的钉头部，当软焊料球状物的尺寸影响接点陈列的植球时，可用较少的工艺步骤进行对应的结构修改，并可节省成本。该晶圆级芯片尺寸的封装具有体积小、重量轻的优点，导电性能好，工艺简单的优点，但是该导电柱仅解决了芯片垂直方向上的导电问题，对于衬底水平方向的电连接，无法起作用。

对于双扩散金属氧化物半导体(DMOS)，尤其对于共漏双芯片结构的晶圆级芯片尺寸封装，如图1所示，导电路径如图中1的箭头所示，分别为路径a、路径b、路径c，其中路径a和c为衬底电阻，在晶圆级芯片尺寸封装中，衬底电阻可以接近整个导通电阻的50％，由于芯片本身封装的尺寸小，该比例显然大大影响了芯片的性能，另外如果通过减薄衬底厚度来减少衬底电阻，由于晶圆的厚度薄，在工艺的制造及操作过程中，极易造成晶圆的破损。

发明内容

本发明的目的是提供一种低衬底电阻的晶圆级芯片尺寸封装及其制造方法，该封装结构使晶圆级共漏双芯片具有低的衬底导通电阻，并且同时增加衬底的强度，使芯片具有良好的电性能及可靠的稳定性。

为了达到上述目的，本发明的技术方案是：一种低衬底电阻的晶圆级芯片尺寸封装，其特点是，包括：

一个半导体晶片，所述的半导体晶片还包括一个半导体晶片上表面及一个半导体晶片下表面，所述的半导体晶片上表面设有多个集成电路芯片、多个凸点下金属化层及每个凸点下金属化层之上的用于芯片连接的多个焊接球；

一个导电加固件，所述的导电加固件还包括一个导电加固件上表面，所述导电加固件上表面设有第一金属层；

所述的导电加固件的第一金属层与半导体晶片下表面粘合在一起。

上述一种低衬底电阻的晶圆级芯片尺寸封装，其中，所述半导体晶片下表面设有第二金属层。

上述一种低衬底电阻的晶圆级芯片尺寸封装，其中，所述第一金属层与第二金属层之间设有导电性环氧树脂。

上述一种低衬底电阻的晶圆级芯片尺寸封装，其中，所述第一金属层和第二金属层为两种相互易熔金属。

上述一种低衬底电阻的晶圆级芯片尺寸封装，其中，所述第一金属层和第二金属层中，其中一个为Au。

上述一种低衬底电阻的晶圆级芯片尺寸封装，其中，所述第一金属层和第二金属层中另一个为Sn。

上述一种低衬底电阻的晶圆级芯片尺寸封装，其中，所述第一金属层为一种与硅互熔的金属。

上述一种低衬底电阻的晶圆级芯片尺寸封装，其中，所述第一金属层为Au。

上述一种低衬底电阻的晶圆级芯片尺寸封装，其中，所述第一金属层为AuSn。

一种低衬底电阻的晶圆级芯片尺寸封装的制造方法，其特点是，包括：

步骤1：提供具有原始厚度的半导体晶片，所述的半导体晶片包含一个半导体晶片上表面及一个半导体晶片下表面，所述的半导体晶片上表面设置多个集成电路芯片；

步骤2：利用焊点技术在半导体晶片上表面形成多个凸点下金属化层；

步骤3：打磨半导体晶片下表面，磨去半导体晶片的下表面二氧化硅层，使半导体晶片下表面为硅层；

步骤4：减薄半导体晶片下表面的中央区域，保留半导体晶片下表面边缘的厚度；