[发明专利]逆位序地址产生器

说明书

技术领域：

本发明属于半导体集成电路技术领域，涉及一种逆位序地址产生器。

背景技术：

专用快速傅立叶变换(FFT)通常用于高速实时FFT系统的硬件实现，并且多用于现代谱估计、图象处理等运算量很大的领域。在常用的按时间抽取进行FFT运算时，如果输入序列x(n)是按照自然顺序存入存储单元的，那么输出端X(n)的地址是乱序的。如果希望输出端的次序正好是顺序排列的，那么输入序列x(n)则不能按照自然顺序存入存储单元，这就使得运算时取数据的地址编排“混乱无序”，这种乱序的原因实质上是由按时间抽取进行FFT运算的原理造成的。

软件实现逆位序的方法很多，如雷道算法(Rader)等。在已经公开的专利中，与FFT相关的专利共有43个，其中发明专利42个，新型实用专利1个，主要集中在FFT结构和方法、FFT处理器的实现以及基于FFT的应用方面，如调制解调方法，频谱分析方法等，没有地址产生的相关专利。

但是随着越来越多的专用FFT硬件处理器的出现，以及对速度要求的不断提高，将逆位序功能放置在专用器件中用硬件实现已经成为一种必然。但是逆位序功能的实现在结构和速度上却千差万别。本专利实现了一种简捷、快速的硬件逆位序实现结构。

发明内容：

本发明的目的是解决16～1024点FFT运算中存储器地址的乱序问题，使得最终运算结果的数据输出是顺序的。

如果将整个序列完成一次4点FFT蝶算称为一个“PASS”，那么对于可以完成16~1024点的器件来说，运算过程最多为5个PASS。

FFT运算要求对输入的数据按照一定的规律排序，才能得出正确的结果。如果数据在进入器件之前已经按要求排好序，那么在器件内部不需要再排序，但如果输入器件的数据是顺序的，那么在运算之前需要将数据重新排序，排序实际为地址的位反转。为了后续运算的方便，FFT的最终结果同样也可以是顺序输出或反序输出。如果需要逆位序，只会在第一个PASS读地址产生时进行，或者为了后续数据处理的需要，在最后一个PASS写地址产生时进行，在其余的PASS则与之无关。

单PASS操作时，SPASS＝1不需要逆位序，将地址发生器原样输出。在FFT运算时，如果需要重新排序，将会在产生第一个PASS读地址和最后一个PASS写地址时需要逆位序，第一个PASS的写地址和最后一个PASS的读地址以及其余PASS都不需要反转。

为了实现上述目的，本发明采用了如下技术方案：

一种逆位序地址产生器，由专用译码逻辑单元、运算长度标识产生器单元、顺序中间地址产生单元和逆位序地址产生单元组成。

单次变换长度CR<10>、CR<9>、CR<8>作为专用译码逻辑单元的输入信号，CLK是时钟信号，它们通过组合和译码逻辑电路共同产生了各级选择器的选择信号K1、K2、K3、K4、K5、K6、K7、K8、K9、K10；

单次变换长度CR<10>、CR<9>、CR<8>又是运算长度标识产生器单元的输入信号，根据CR<10>、CR<9>、CR<8>的取值不同产生不同的运算长度标识信号S2、S1、S0；

顺序中间地址产生单元由四级选择器组成以产生顺序中间地址信号OUT<9>、OUT<8>、…、OUT<0>。它的输入信号是计数器的10位正常计数值，长度标识信号S2、S1、S0和选择信号K1、K2、K3、K4、K5、K6、K7、K8、K9、K10作为四级选择器的选择信号，其中第一级选择器的选择信号是运算长度标识信号S2、S1、S0，第二级选择器由K1、K2、K3进行选择，第三级选择器由K4、K5、K6、K7进行选择，第四级选择器由K8、K9、K10进行选择；

逆位序地址产生单元由六级选择器组成经选择器的选择变换便产生了逆位序地址信号AD<9>、AD<8>、…、AD<0>，顺序中间地址OUT<9>、OUT<8>、…、OUT<0>是它的输入信号，运算长度标识信号S2、S1、S0作为每一个选择器的选择信号，第一、四级选择器由S1进行选择，第二、五级选择器由S0进行选择，第三、六级选择器由S2进行选择，经这样简单的变换，便产生了逆位序地址信号AD<9>、AD<8>、…、AD<0>。

本发明的优点：