[发明专利]半导体装置和制造半导体装置的方法

说明书

本申请要求于2008年12月1日在韩国知识产权局(KIPO)提交的第10-2008-0120682号韩国专利申请的优先权，该申请的全部内容通过引用被包含于此。

技术领域

本发明的构思涉及半导体装置和制造半导体装置的方法，更具体地讲，涉及这样的制造半导体装置的方法，该方法能够形成具有局部化(localized)绝缘体上硅(SOI)结构的存储器单元，使用选择性蚀刻法使该SOI结构局部化于一个或多个区域。

背景技术

单晶体管(1-T)动态随机存取存储器(DRAM)是一种使用单个晶体管而实现的存储器，该存储器不包括电容器。可通过执行简单的工艺来制造1-TDRAM，并且1-T DRAM具有改进的感测余量(sensing margin)。

然而，应当在SOI晶片上实现1-T DRAM，且由于SOI晶片的成本增加导致制造成本增加。此外，因为SOI晶片的性质还未被完全证实，所以1-TDRAM不能被制造成独立(stand-alone)式，而应当被制造成嵌入(embedded)式。

发明内容

本发明的构思提供了能够使用选择性蚀刻在体基底的一个或多个局部化区域中形成具有绝缘体上硅(SOI)结构的存储器单元的制造半导体装置的方法。

根据本发明构思的示例实施例，可以提供制造半导体装置的方法，所述方法包括以下步骤：在体基底的第一区域中形成一个或多个主体图案；通过蚀刻所述一个或多个主体图案的下部区域，将体基底的第一区域划分成下部体基底区域和浮置主体区域；用绝缘材料填充浮置主体区域与下部体基底区域之间的区域。

根据本发明构思的多个方面，可以提供制造半导体装置的方法，所述方法包括：在第一导电类型的体基底中形成第一阱并在第一阱中形成绝缘体上硅(SOI)结构。形成SOI结构的步骤可包括：在第一阱中形成一个或多个主体图案，通过蚀刻所述一个或多个主体图案的下部区域将第一阱划分成下部阱区域和浮置主体区域，用绝缘材料填充浮置主体区域与下部阱区域之间的区域。

根据本发明构思的示例实施例，可以形成多个阱，使多个阱包括在第一导电类型的体基底中的第二导电类型的第二阱和在第二导电类型的第二阱中的第一导电类型的第三阱。形成第一阱的步骤可包括在第二阱中形成第一导电类型的第一阱。形成SOI结构的步骤可包括在第一导电类型的第一阱中形成SOI结构。

根据本发明构思的多个方面，可以提供制造半导体装置的方法，所述方法包括以下步骤：在第一导电类型的体基底的第一区域中形成多个阱；在体基底的没有形成所述多个阱的部分形成绝缘体上硅(SOI)结构。形成SOI结构的步骤可包括：在体基底的没有形成所述多个阱的部分形成一个或多个主体图案；通过蚀刻所述一个或多个主体图案的下部，将体基底的没有形成所述多个阱的部分划分成基底区域和浮置主体区域；用绝缘材料填充浮置主体区域和基底区域之间的部分。

根据本发明构思的示例实施例，可以提供半导体装置，所述半导体装置包括：第一导电类型的体基底的基底区域；在基底区域中的绝缘区域；在绝缘区域上的浮置主体区域，其中，浮置主体区域通过绝缘区域与基底区域隔开，浮置主体区域和基底区域包含具有类似特性的材料。

根据本发明构思的示例实施例，可以提供半导体装置，包括局部化绝缘体上硅(SOI)结构的半导体装置包括：第一导电类型的体基底的基底区域；在基底区域中的阱；在阱中的绝缘区域；在绝缘区域上的浮置主体区域，其中，浮置主体区域通过绝缘区域与阱隔开，浮置主体区域和阱包含具有类似特性的材料。

根据本发明构思的示例实施例，可以提供包括局部化绝缘体上硅(SOI)结构的半导体装置，所述半导体装置包括：第一导电类型的体基底的第一基底区域；在第一基底区域中的多个阱；在体基底的第二基底区域中的绝缘区域；在绝缘区域上的浮置主体区域，其中，浮置主体区域通过绝缘区域与第二基底区域隔开，第二基底区域和浮置主体区域包含具有类似特性的材料。

附图说明

将通过以下结合附图进行的简要描述来更清楚地理解本发明构思的示例实施例。图1至图11表示这里所描述的非限制性的示例实施例。

图1是根据本发明构思的示例实施例的半导体装置的剖视图。

图2A至图2C是示出根据本发明构思的示例实施例的图1中示出的半导体装置的制造方法的剖视图。

图3A至图3G是示出根据本发明构思的示例实施例的绝缘体上硅(SOI)结构的形成方法的透视图。

图4是根据本发明构思的示例实施例的半导体装置的剖视图。

图5是根据本发明构思的示例实施例的半导体装置的剖视图。