[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及通过应变工程来改善N-FET晶体管器件性能的制造方法，更具体地，本发明涉及通过引起沟道区的应力改变，来提高载流子的迁移率。

背景技术

随着半导体技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。

然而，当集成电路元件的尺寸缩小时，不可避免地损害了晶体管和其他元件运转的恒定材料特性和物理效应。因此，已经对晶体管的设计进行了很多新的创新，以便把这些元件的性能保持到合适的水平。

场效应晶体管中保持性能的重要因素是载流子迁移率，在通过非常薄的栅介质来与沟道隔离的栅极上施加的电压的情况下，载流子迁移率可以影响掺杂半导体沟道中流动的电流或电荷量。

总所周知根据载流子的类型和应力方向，场效应晶体管(FET)的沟道区中的机械应力可以显著地提高或降低载流子的迁移率。在FET中，拉应力能够提高电子迁移率，降低空穴迁移率，可以有利地提高N型FET晶体管(N-FET)的性能；而压应力可以提高空穴迁移率，降低电子迁移率，可以有利地提高P型FET器件(P-FET)的性能。现有技术中已经提出了大量的结构和材料用于在半导体材料中包含拉力或者压力，例如在现有具有应力硅沟道的MOSFET晶体管中，通常产生应力的方式是在晶体管的沟道区域、源极和漏极区域涂覆有应力感应层。

虽然这种方式在一定程度上增加了半导体器件的应力，但是随着目前半导体器件尺寸的减小，相应的沟道区域也随之减小。因此，当应力材料膨胀时，对于施加在沟道区域两侧的源极和/或漏极区域应力材料，其相应增加的应力非常有限，从而不能够很好地改善MOSFET晶体管，尤其是N-FET晶体管的性能，这样，其对应构成的COMS电路的性能也相应地较差。

发明内容

鉴于上述问题，本发明提供一种具有改善N-FET晶体管的载流子迁移率的半导体器件及其制造方法，进而增大N-FET晶体管沟道区的应力。

根据本发明的一个方面，本发明实施例的半导体器件的制造方法包括以下步骤：在衬底上形成N型场效应晶体管，所述N-FET晶体管包括具有栅极介质层、金属栅层和伪栅极层的栅堆叠、以及源极区和漏极区，其中所述源极区和所述漏极区在邻近所述栅堆叠的区域包括相对于所述衬底上表面凹进的侧壁；覆盖所述N-FET晶体管的所述源极区、所述漏极区和所述栅堆叠形成接触刻蚀停止层；在所述接触刻蚀停止层中分别形成位于所述源极区和所述漏极区上方的第一对接触孔，所述第一对接触孔邻近所述栅堆叠设置；在所述第一对接触孔中形成具有拉应力性质的材料，以对所述栅堆叠对应的沟道区域施加拉应力；以及移除所述伪栅极层，以提高沟道区域的拉应力。

根据本发明进一步的实施例，所述具有拉应力性质的材料优选为钨。

根据本发明进一步的实施例，所述凹进侧壁具有一或多个相对于所述衬底上表面倾斜的侧面。根据本发明进一步的实施例，形成具有所述凹进侧壁的所述源极区和所述漏极区包括：在所述衬底和所述栅堆叠的上表面沉积介质层；对所述介质层及所述衬底进行蚀刻，以得到所述栅堆叠的侧墙以及在所述侧墙的两侧相对于所述衬底的上表面凹进的侧壁；以及对所述凹进的侧壁分别执行源极和漏极离子注入并进行退火。

进一步地，可以在在移除所述伪栅极层的步骤之后，在所述金属栅层上形成应力层或者非应力层。在形成非应力层的情况下，可以在所述金属栅层上沉积金属连接层，例如Al。在形成应力层的情况下，可以在所述金属栅极层上沉积具有压应力性质的应力层，例如氮化硅层或TiAl层，以进一步提高沟道区域的拉应力。

可以覆盖所述接触刻蚀停止层、所述第一对接触孔表面和所述栅堆叠的表面进一步形成保护层和层间介质层，并在所述保护层和层间介质层中形成与所述第一对接触孔连通的第二对接触孔，在所述第二对接触孔中沉积具有拉应力性质的接触材料，例如钨。

根据本发明的一个方面，本发明实施例的半导体器件包括：形成在衬底上的N型场效应晶体管，所述N-FET晶体管包括具有栅极介质层和金属栅层的栅堆叠、以及源极区和漏极区，其中所述源极区和所述漏极区在邻近所述栅堆叠的区域包括相对于所述衬底上表面凹进的侧壁；覆盖所述N-FET晶体管的所述源极区、所述漏极区和所述栅堆叠形成的接触刻蚀停止层；在所述接触刻蚀停止层中分别形成的位于所述源极区和所述漏极区上方的第一对接触孔，所述第一对接触孔邻近所述栅堆叠设置；形成在所述第一对接触孔中的具有拉应力性质的材料，以对所述栅堆叠对应的沟道区域施加拉应力。