[发明专利]一种半导体器件及其制造方法

说明书

技术领域

本发明通常涉及一种半导体器件及其制造方法，具体来说，涉及一种基于栅极替代工艺的高k栅介质/金属栅器件及其制造方法。

背景技术

随着半导体技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。22纳米及以下工艺集成电路核心技术的应用已经成为集成电路发展的必然趋势，也是国际上主要半导体公司和研究组织竞相研发的课题之一。以“高k栅介质/金属栅”技术为核心的CMOS器件栅工程研究是22纳米及以下技术中最有代表性的核心工艺，与之相关的材料、工艺及结构研究已在广泛的进行中。目前，针对高k栅介质/金属栅技术的研究可大概分为两个方向，即前栅工艺和栅极替代工艺，前栅工艺的栅极的形成在源、漏极生成之前，栅极替代工艺的栅极的形成则在源、漏极生成之后，此工艺中栅极不需要承受很高的退火温度。

对于具有高k/金属栅结构的MOS器件，高k栅介质的物理和电学特性直接影响到器件的性能，如等效氧化层厚度(EOT，Equivalent OxideThickness)和阈值电压优化等，而且在进行高k栅介质和金属栅工艺集成研究时，出现了费米能级钉扎效应和界面偶极子问题，这些问题都直接影响到器件的阈值电压调节。因此，如何优化高k栅介质以及与金属栅集成工艺，并有效控制阈值电压已成为提高器件整体性能的一个关键问题。目前，针对栅极替代工艺中的高k栅介质和金属栅研究，通常的做法是在NMOS区域和PMOS区域沉积同一种高k栅介质材料和不同种类的金属栅，以达到减小EOT和控制器件阈值电压的目的，例如Intel公司的45nm栅极替代工艺和32nm栅极替代工艺。但由此带来的问题是，相同的高k栅介质会对NMOS器件PMOS器件中的电子载流子和空穴载流子产生不同的影响，尤其是会退化NMOS器件中的电子载流子迁移率。

因此，需要提出一种能够减小器件的EOT和有效控制器件的阈值电压，且不会退化NMOS器件的电子载流子迁移率的半导体器件。

发明内容

鉴于上述问题，本发明提供了一种半导体器件，所述器件包括：具有NMOS区域和PMOS区域的半导体衬底，其中所述NMOS区域与所述PMOS区域由隔离区相互隔离；形成于所述NMOS区域上的第一栅堆叠和形成于所述PMOS区域上的第二栅堆叠；其中，所述第一栅堆叠包括：第一界面层；在所述第一界面层上的第一高k栅介质层；在所述第一高k栅介质层上的第一金属栅极层；所述第二栅堆叠包括：第二界面层；在所述第二界面层上的第二高k栅介质层；在所述第二高k栅介质层上的第二金属栅极层；其中所述第一和第二高k栅介质层采用含有n型金属的氧化物材料形成，所述n型金属的氧化物的介电常数高于SiO₂，并且所述第一高k栅介质层的形成材料中包含稀土和类稀土金属元素，所述第二高k栅介质层的形成材料中包含除稀土和类稀土金属元素以外的其他活性金属元素。所述第一和第二高k栅介质层的厚度为大约1至10纳米，优选为大约1至5纳米，最优为大约1至3纳米。所述第一高k栅介质层从包含下列元素的组中选择元素来形成：La₂O₃、HfLaO_x、HfLaON_x、HfLaSiO_x、Y₂O₃和Sc₂O₃，及其它们的组合。所述第二高k栅介质层从包含下列元素的组中选择元素来形成：Al₂O₃、HfAlO_x、MgO₂、TiO₂、HfTiO_x、HfSiTiO_x和HfMgO_x，及其它们的组合。