[发明专利]一种实现时间同步的方法和装置

权利要求书

1.一种实现时间同步的方法，其特征在于，包括：

在FPGA内设置时戳计数器和参考时戳计数器，正常运行时，所述参考 时戳计数器按照1个时钟周期第一步长的速度匀速进位；所述方法还包括：

实时计算所述时戳计数器与所述参考时戳计数器直接的差值；

如果所述差值超出预设的差值区间，且所述时戳计数器当前的时戳计数 器值小于等于所述参考时戳计数器当前的参考时戳计数器值，则控制所述时 戳计数器按照1个时钟周期第二步长的速度匀速进位，直到所述时戳计数器 与所述参考时戳计数器直接的差值在预设的差值区间内时，控制所述时戳计 数器按照1个时钟周期第一步长的速度匀速进位；所述1个时钟周期第二步 长的速度大于1个时钟周期第一步长的速度；

如果所述差值超出预设的差值区间，且所述时戳计数器当前的时戳计数 器值大于所述参考时戳计数器当前的参考时戳计数器值，则控制所述时戳计 数器按照1个时钟周期第三步长的速度匀速进位，直到所述时戳计数器与所 述参考时戳计数器直接的差值在预设的差值区间内时，控制所述时戳计数器 按照1个时钟周期第一步长的速度匀速进位；所述1个时钟周期第三步长的 速度小于1个时钟周期第一步长的速度。

2.根据权利要求1所述的方法，其特征在于，所述方法还包括：在FPGA 上设置使能寄存器控制位；

在初始设置时，所述使能寄存器控制位设置为“使能状态”，驱动将从上 层系统取得的时间初始值同时设置在时戳计数器和参考时戳计数器上；

在非初始设置时，将所述使能寄存器控制位设置为“非使能状态”，驱动 从上层系统取得的时间初始值设置在参考时戳计数器上。

3.根据权利要求1所述的方法，其特征在于，所述方法还包括：在FPGA 上设置状态寄存器控制位；

判断用于表示板卡同步状态的同步环是否连接好，若连接好，则将所述 状态寄存器置于连接好的状态，否则，将所述状态寄存器置于非连接好的状 态。

4.根据权利要求3所述的方法，其特征在于，通过检测是否接收到秒进 位脉冲，来判断板卡同步环是否连接好，若接收到则连接好，反之，未连接 好。

5.根据权利要求1、2或3所述的方法，其特征在于，所述方法还包括：

在正常运行时，驱动在T1时刻从取出时戳计数器的当前时间值，在T2 时刻从上层系统取出上层系统的当前时间值，在T3时刻将所述T1时刻和 T2时刻所对应的时间值传送给FPGA；所述T1＜T2＜T3；

FPGA判断T3与T1时刻的差值是否小于等于预设的精度阈值，若是， 则将T2时刻对应的时间值写入到FPGA的参考时戳计数器中，否则，返回 错误信息。

6.根据权利要求5所述的方法，其特征在于，所述方法还包括：

当存在多个板卡时，在加载FPGA时，将所有的板卡都设置为主卡，之 后，先通过FPGA的主从寄存器设置多个板卡中的一个为主卡，其余为从卡， 然后再将从上层系统取到的时间设置到FPGA中，且先设置从卡的时间再设 置主卡的时间。