[发明专利]一种多层片式压敏电阻器瓷料及所得的产品

说明书

技术领域

本发明涉及元器件的材料，尤其涉及一种压敏电阻器瓷料及所得的产品。

背景技术

多层片式压敏电阻器是一种浪涌电压抑制器，它是采用先进的叠层片式化 技术制造的半导体陶瓷元件，它能为被保护元件(电路)提供强有力的过压保 护。由于它具有体积小，通流容量大，响应速度快，良好的限制电压特性，较 好的温度特性，适合表面安装和易实现低压化等特点；另外，它的ESD吸收能 力甚至超过IEC61000-4-2：2000标准规定的ESD试验时接触放电和空气放电 4级水平(即接触放电8KV和空气放电15KV的ESD吸收能力)的要求，是目 前最理想的ESD防护首选元件。但是，随着现代电子产品的工作电压愈来愈低 (5V)，功耗要求愈来愈小，高频信号线路数据传输速度愈来愈快(USB2.0传 输速度已达480Mbps)，这样势必对多层片式压敏电阻器提出了更高的要求， 那就是向超低电压、超低电容、超低泄漏电流的方向发展。目前普通的多层片 式压敏电阻器，其工作电压最低在5.6V，电容量在几十pF-几千pF，泄漏电 流在几μA甚至几十μA左右。

中国专利CN101367649公开了一种氧化锌压敏电阻介质材料及电阻器 制备方法，属于电子材料技术领域。所述氧化锌压敏电阻介质材料，其组分包 括85％～95％的ZnO 2％～6％的Bi₂O₃ 1％～5％的TiO₂ 1％～3.5％的Sb₂O₃1 ％～4％的MnCO₃ 1.2％～5％的Co₂O 0.2％～1％的Cr₂O₃ 0.1％～1％的ZrO₂、 0.2％～1％的Ni₂O₃和1.2％～3％的SiO₂。

发明内容

本发明需解决的技术问题是提供一种材料分散性高、成型工艺好的压敏电 阻器瓷料，由该种瓷料所得的压敏电阻器具有低电压、低电容、超低泄漏电的 特性。

为解决上述技术问题，本发明提供的技术方案是：一种压敏电阻器瓷料， 按摩尔份计，氧化锌94～98.4mol％、Bi₂O₃ 0.55～0.65mol％、Sb₂O₃ 0.45～ 0.55mol％，余量是金属氧化物。

进一步：在上述压敏电阻器瓷料中，所述的金属氧化物是Si、Co、Mn、Cr 氧化物中的一种或几种。由上述压敏电阻器瓷料所得的压敏电阻器，由烘料、 配料球磨、流延、成型、干燥、层压、切割、排胶、烧结、倒角、封端、烧银、 电镀工艺制得，它包括瓷料介质层以及介质层之间的内电极，

与现有技术相比，本发明在材料部分通过适当降低普通的多层片式压敏电 阻器瓷体配方中Sb₂O₃的比例，即由1mol％左右减少为0.45～0.55mol％来降低 瓷料电压梯度，通过适当降低配方中Bi₂O₃的比例，由1mol％左右减少为0.55～ 0.65mol％)来降低电容，最终获得低电压、低电容多层片式压敏电阻器瓷料。 由该材料所得的压敏电阻器，由烘料、配料球磨、流延、成型、干燥、层压、 切割、排胶、烧结、倒角、封端、烧银、电镀工艺制得，所述流延厚度大于或 等于14μm，使得压敏电阻器的来确定产品电压较低，所述的电镀电流是30± 2A，消除压敏电阻器两端电压的极化现象以及泄漏电流增大的现象，从而实现 产品超低泄漏电流。内电极的尺寸是0.84×0.2mm以减少内电极有效面积，实 现产品超低电容。本发明的片式压敏电阻器与现有技术相比，具有如下有益的 技术效果：(1)瓷料体系电压梯度低，电容量小，烧结温度低，可实现瓷体与 内电极共烧。(2)内部设计结构简单，介质层数，内电极尺寸设计恰到好处， 既保证产品具有超低电容量，又具有良好的防ESD能力。(3)通过优化电镀工 艺参数可解决产品两端电压极化和漏电流增大等问题。(4)产品工作电压 3.3v，工作电压极低，电容量15pF，容量极小，泄漏电流0.1μA以下。

具体实施方式