[发明专利]使用完成者对存储器区域排序要求的知识来修改事务属性

说明书

技术领域

本发明的实施例一般涉及事务排序，尤其涉及允许修改严格排序的系统和方 法。

背景技术

外围组件互连(PCI)是于1992年开发的第二代并行总线架构，其作为行业 标准架构(ISA)总线的替代。在PCI中，所有设备共享相同的双向、32位(或 64位)并行信号路径。PCI总线带来优于ISA总线的数个优点，包括处理器独立 性、缓冲隔离、总线主控、以及实在的即插即用操作。PCI高速(PCI Express，PCIe) 是被设计用来替代PCI总线的第三代通用串行I/O互连。并非总线，PCIe是围绕 被称为通道(lane)的点对点串行链路而构造的。

PCI高速的点对点串行链路架构非常适合经由分布式多处理器架构模型的分 布式处理。分布式处理器一般被优化用于实现数据分组处理功能。与严重依赖于高 速缓存以提高性能的通用CPU不同，分布式处理器在分组处理上缺乏局部性并且 需要高性能I/O，这已推动设计者提出创新架构以减少处理等待时间，同时仍以高 数据率处理分组。

目前，PCIe中的事务排序属性和类似互连必须由请求者来设置。由于主CPU 是通用资源，因此它们通常不具有根据正执行的活动的具体要求来设置排序属性的 能力，并且必然落后于最低的公共平均水平，这导致低性能。CPU至IO读取通常 是性能最关键的系统事务，因为CPU核可能停转以等待结果。改进这种读取的性 能因此通过释放CPU资源供其它更有用工作用就直接导致整个系统性能的提高。

附图说明

通过参考用来说明本发明的实施例的以下描述和附图，可最好地理解本发明。

图1是图解宽松排序属性的PCIe请求报头的示意图解。

图2是图解宽松排序属性的PCIe完成报头的示意图解。

图3是本发明的一个实施例的示意图解。

图4是本发明的另一个实施例的示意图解。

具体实施方式

如说明书及权利要求书中所使用的，单数形式的“一”、“一个”以及“该” 包括复数引用，除非上下文另外明确地指出。“根联合体”(“RC”)是将中央 处理单元(“CPU”或“处理器”)和存储器连接到PCI高速开关结构的PCI高 速设备。根联合体代表处理器生成事务请求。“请求者”是作出请求的任何设备。 “完成者”是服务请求的任何实体。“媒介”是请求者与完成者之间的任何设备， 诸如开关。通常，媒介仅向前传递请求。如说明书和权利要求书中所使用的“上游” 指示往根联合体的流。“下游”指示远离根联合体的流。“区域”是由地址或地址 范围定义的存储器部分。设备例如可能希望用于存储对设备的指令的一个区域和用 于由设备产生或消耗的数据的另一个区域有不同行为。

本发明的实施例描述如何通过使IO设备基于该设备对因事务而异的要求的理 解来修改完成的排序属性，来恢复迷失于不必要的严格排序的一些性能以用于 CPU至IO设备读取。作为严格排序问题的示例，考虑如果初始要花费2μs来完成 的读取可被改进到1μs，则这1μs之差可被“返回”给核心以完成有用工作——这 是足以执行数千指令的时间。当前系统频繁地在CPU至IO设备读取上引发0.6μs 到若干μs的等待时间。较大系统针对常规排序的CPU至IO设备读取可能引发4μs 的等待时间。这种延迟中的大部分是由于禁止完成绕开写入的常规排序要求造成 的。由于常常存在大量的IO设备至主存写入业务，因此对CPU的读取完成常常简 单地因这许多写入造成的排队延迟而延迟。

PCIe和类似的互连将排序属性与事务相关联以允许最优化处理。例如，在 PCI/PCIe中，默认排序规则要求读取完成等待所有先前发出的在同一方向上流动 的写入，作为PCI生产者/消费者排序模型的正确要求。然而，这种模型对于大多 数情形而言过于保守。例如，在读取描述IO设备的状态的数据结构之前通常必须 清空IO设备写入主存。清空设备写入常常通过使CPU读取设备来完成。然而，一 旦清空读取完成，附加的设备状态读取通常不必针对上游写入进行排序。此外，通 常不必针对来自无关设备的上游写入来排序CPU的读取，即使PCI/PCIe默认排序 规则要求该行为。