[发明专利]合成期间的拥塞优化

权利要求书

1.一种用于在逻辑合成阶段期间优化电路设计以减少在布置和 布线阶段期间的布线拥塞的方法，包括：

识别所述电路设计中的第一电路结构，其中所述第一电路结构 包括在第一组信号源和第一组信号负载之间的第一组互连，其中所 述第一组互连在所述第一电路结构中造成第一数量的交叉，且其中 所述第一数量的交叉预期会造成在所述布置和布线阶段期间的布线 拥塞；

生成功能上与所述第一电路结构等同的第二电路结构，其中所 述第二电路结构包括在第二组信号源和第二组信号负载之间的第二 组互连，其中所述第二组互连在所述第二电路结构中造成第二数量 的交叉，所述第二数量的交叉大大少于所述第一数量的交叉；以及

用所述第二电路结构代替所述电路设计中的所述第一电路结 构，由此大大减少所述电路设计中的交叉，这又减少在所述布置和 布线阶段期间的布线拥塞。

2.根据权利要求1所述的方法，其中识别所述电路设计中的第 一电路结构包括：确定所述第一电路结构是否实现一组积和表达式， 其中所述一组积和表达式与一组公共的M个最小项相关联，且其中 相应积和表达式是最多M个最小项的逻辑和；以及

其中生成所述第二电路结构包括：

针对所述一组公共的M个最小项来确定排序；

针对相应积和表达式生成最小项表，其中所述最小项表包 括与相应积和表达式相关联的一组最小项；

将所述最小项表划分成P个表分区，其中第一分区的最小 项与第二分区不相交；

针对相应表分区生成积和电路结构；以及

针对相应积和表达式生成布尔或逻辑结构，其中所述布尔或 逻辑结构组合来自所述P个表分区的积和电路结构的输出。

3.根据权利要求1所述的方法，其中识别所述电路设计中的第 一电路结构包括：确定所述第一电路结构是否包括用于一个或更多 个信号源的至少M个信号负载；以及

其中生成所述第二电路结构包括：

选择与所述M个信号负载相关联的l级逻辑；

通过对所选择的逻辑执行最小切割划分，将所选择的逻辑 划分成最多P个分区；以及

针对相应信号源：

将相应分区的输入信号耦合到对应缓冲器的输出；以 及

将所述对应缓冲器的输入耦合到相应信号源。

4.根据权利要求1所述的方法，其中识别所述电路设计中的第 一电路结构包括：确定所述第一电路结构是否实现只读存储器，其 中所述只读存储器具有M位的地址输入；以及

其中生成所述第二电路结构包括：

将所述第一电路结构划分成最多P＝2^k个分区，其中相应分 区具有M-k位的地址输入；以及

将相应分区的输出信号耦合到P路复用器的对应入口，其 中所述P路复用器具有k位的选择输入。

5.根据权利要求1所述的方法，其中识别所述电路设计中的第 一电路结构包括：确定所述第一电路结构是否是复用器，其中所述 复用器具有最多N＝2^M个输入信号源，且具有M位的选择输入；以 及

其中生成所述第二电路结构包括：

将所述第一电路结构划分成最多P＝2^k个分区，其中相应分 区具有M-k位的选择输入；以及

将相应分区的输出信号耦合到P路复用器的对应入口，其 中所述P路复用器具有k位的选择输入。

6.根据权利要求1所述的方法，其中识别所述电路设计中的第 一电路结构包括：确定所述电路结构是否由至少M个信号负载共享； 以及

其中生成所述第二电路结构包括：

选择与所述M个信号负载相关的l级逻辑；

通过对所选择的逻辑执行最小切割划分，将所选择的逻辑 划分成最多P个分区；以及

产生用于信号负载的相应分区的所述第一电路结构的实 例。