[发明专利]制造半导体装置的方法

说明书

技术领域

本发明涉及集成电路装置，特别涉及一种在栅极最终工艺中用于间隙填 入的方法。

背景技术

随着技术节点微缩化，于许多集成电路(IC)设计领域，有一种需求将典 型的多晶硅栅极电极取代以金属栅极电极，以提升元件性能随着降低构造尺 寸。通过提供金属栅极构造(例如包括一金属栅极电极而非多晶硅)可解决问 题。形成金属栅极堆叠的工艺称为“栅极最终”工艺，于其中此最终的栅极 堆叠于最后才制作，可允续降低后续的工艺数目，包括高温工艺，在形成栅 极之后为必须实施的工艺。此外，随着晶体管维度的缩减，栅极氧化层的厚 度必须降低以维持元件性能随着栅极长度降低。为了能降低栅极漏电，亦可 使用高介电常数(high-k)栅极绝缘层，其可允许较大的物理厚度，仍可维持相 同的有效厚度，如同较大技术节点中典型的栅极氧化物所提供。

然而，欲实施所述结构和工艺于CMOS制造中仍面临许多挑战。随着元 件之间的栅极长度和空间降低，这些问题尤其严重。例如，于一“栅极最终” 制造过程中，于沉积一层间介电层(ILD)于填隙步骤时可产生孔洞。亦然，于 实施化学机械研磨(CMP)于层间介电层时控制所述栅极高度是困难的。因此， 业界急需崭新且改良的装置和栅极的形成方法。

发明内容

为了改善现有技术的缺陷，本发明的实施例提供一种制造半导体装置的 方法，包括：提供一半导体基底，其具有一第一区域和一第二区域；形成一 高介电常数介电层于该半导体基底之上；形成一硅层该高介电常数介电层之 上；形成一硬掩模层于该硅层之上；图案化该硬掩模层、该硅层、该高介电 常数介电层以形成一第一栅极结构于该第一区域上和一第二栅极结构于该 第二区域上；形成一接触蚀刻终止层于该第一和该第二栅极结构之上；修饰 该接触蚀刻终止层的一轮廓；形成一层间介电层于修饰后的该接触蚀刻终止 层之上；实施一化学机械研磨以分别地露出该第一和第二栅极结构的该硅 层；以及分别地自该第一和第二栅极结构移除该硅层，并将其取代以金属栅 极结构。

本发明的实施例另提供一种制造半导体装置的方法，包括：提供一半导 体基底，其具有一第一区域和一第二区域；形成一第一栅极结构于该第一区 域之上和一第二栅极结构于该第二区域之上，各个该第一和第二栅极结构包 括一高介电常数介电层、一虚置多晶硅栅极以及一硬掩模；形成一接触蚀刻 终止层分别于该第一和该第二栅极结构之上，包括该第一和该第二栅极结构 的该硬掩模；修饰该接触蚀刻终止层的一轮廓使得在该第一和第二栅极结构 所测得的间隙变得更大；形成一层间介电层于修饰后的该接触蚀刻终止层之 上，实质上地填入该间隙；实施一化学机械研磨于该层间介电层，以分别地 从该第一和第二栅极结构移除该些硬掩模，及分别地露出该第一和第二栅极 结构的该虚置多晶硅栅极；以及分别地自该第一和第二栅极结构移除该虚置 多晶硅栅极，并将其取代以金属栅极结构。

本发明的实施例又提供一种制造半导体装置的方法，包括：提供一半导 体基底；形成一或多个栅极结构于该半导体基底之上；形成一蚀刻终止层于 该半导体基底之上，包括于所述一或多个栅极结构之上；修饰该蚀刻终止层 的一轮廓；形成一介电层于修饰后的该蚀刻终止层之上；实施一化学机械研 磨工艺于该介电层上直到达到所述一或多个栅极结构的一顶部。

本发明公开提供一种装置和方法，其包括修饰过的沟槽结构，其避免或 降低于栅极最终工艺中不完全形成金属栅极的风险。

为使本发明能更明显易懂，下文特举实施例，并配合附图，作详细说明 如下。

附图说明

图1显示根据本发明公开的态样的制造方法100的流程图以制造半导体 装置于“栅极最终”工艺中的流程示意图；以及

图2A～2H显示根据图1的方法100于所述栅极最终工艺中各工艺阶段 的半导体装置200的剖面示意图。

并且，上述附图中的附图标记说明如下：

100～制造方法；

102-126～工艺步骤区块；

200～半导体装置；

202～基底；

204～浅沟槽隔离(STI)构造；

206～nMOS装置；

208～pMOS装置；

210n、210p～栅极介电层；

212n、212p～多晶硅(poly)层；

230n、230p～硬掩模层；