[发明专利]半导体器件结构及其制造方法

说明书

技术领域

本发明涉及半导体器件的制造领域，尤其涉及通过与半导体衬底连接的虚拟导电插塞来释放累积电荷的半导体器件结构及其制造方法。

背景技术

随着ULSI(超大规模集成)技术的飞速发展，半导体设备的布线设计原则的小型化在不断进展。被集成的元件数量在增加，大规模集成电路的布线更为复杂，且金属布线变得更细、更窄、更薄。在此情况下，多层互连吸引了注意力，接触孔导电插塞沉积便是其中关键的一种互连技术。互连技术对产品成品率的提高起着关键性的作用。

目前制造半导体产品时，常见的互连线工艺中，是形成导电插塞，用于各层金属线的连通，其过程概述如下：

参照图1所示，半导体衬底1表面已具有经过刻蚀形成沟槽3的第一绝缘层2，所述半导体衬底1中可以是已具有多层金属线的逻辑结构，也可以是某一层逻辑结构表面的金属线层，所述第一绝缘层2起到电隔离作用，以保证形成的半导体产品电流仅通过互连线流通。

参照图2所示，在所述沟槽内填充满导电物质层，形成第一导电插塞4，所述第一导电插塞4与半导体衬底1中的多层金属线的逻辑结构连接，或者与某一层逻辑结构表面的金属线层连接，其中导电物质的材料可以是钨、铜等。形成所述第一导电插塞4的工艺如下：用化学气相沉积法在第一绝缘层2表面沉积导电物质层，且将导电物质层填充满沟槽；用化学机械研磨的方法，将第一绝缘层2表面的导电物质层去除，仅保留沟槽内的导电物质层。

参照图3所示，在第一绝缘层2表面沉积以铝或铜等为材料的第一金属布线层6，所述第一金属布线层6覆盖所述第一导电插塞4，第一金属布线层6之间以相同厚度的第一介质层5进行隔离。

参照图4所示，在第一金属布线层6和第一介质层5上沉积第二绝缘层7。刻蚀第二绝缘层7，在所述第二绝缘层7内形成贯穿其厚度的沟槽，所述沟槽露出第一金属布线层6。用化学气相沉积法在第二绝缘层7上沉积导电物质，且将导电物质填充满沟槽；用化学机械研磨法将第二绝缘层7上的导电物质层去除，仅保留沟槽内的导电物质，形成与第一金属布线层6连接的第二导电插塞8。在第二绝缘层7表面沉积以铝或铜等为材料的第二金属布线层10，所述第二金属布线层10覆盖所述第二导电插塞8，第二金属布线层10之间以相同厚度的第二介质层9进行隔离。

在例如申请号为03109677.8的中国专利申请中还能发现更多与上述工艺过程相关的信息。

现有形成互连线工艺中，由于刻蚀形成导电插塞时，等离子体刻蚀带来的残留电荷会逐渐累积在金属布线层，在一定条件下放电现象会被激发，导致后续测试工艺中金属布线层与半导体衬底之间产生放电现象，使测试失效。

发明内容

本发明解决的技术问题是提供一种半导体器件结构及其制造方法，防止刻蚀形成导电插塞时，等离子体刻蚀带来的残留电荷会逐渐累积在金属布线层。

为解决上述问题，本发明一种半导体器件结构的制造方法，包括：提供半导体衬底，所述半导体衬底分为器件区和虚拟区，所述虚拟区位于半导体衬底的边缘；在半导体衬底上依次交替形成若干绝缘层和若干金属布线层，所述绝缘层内形成有贯穿绝缘层厚度的器件区导电插塞和虚拟区导电插塞；通过器件区导电插塞将各金属布线层进行互相连接，通过虚拟区导电插塞将任意一层金属布线层与半导体衬底直接连接。

可选的，所述金属布线层的材料为铜或铝。形成所述金属布线层的方法为电镀法或化学气相沉积法。

可选的，所述绝缘层的材料为二氧化硅或掺杂型氧化硅。所述绝缘层的厚度为小于10000埃。形成所述绝缘层的方法为化学气相沉积法。

本发明还提供一种半导体器件结构，包括：半导体衬底，所述半导体衬底分为器件区和虚拟区，所述虚拟区位于半导体衬底的边缘；若干绝缘层，其中一层绝缘层位于半导体衬底上；若干金属布线层，形成于各绝缘层之间；器件区导电插塞，位于各绝缘层内且贯穿绝缘层厚度，用于将各金属布线层进行互相连接；虚拟区导电插塞，位于绝缘层内且贯穿绝缘层厚度，用于将任意一层金属布线层与半导体衬底直接连接。

可选的，所述金属布线层的材料为铜或铝。

可选的，所述绝缘层的材料为二氧化硅或掺杂型氧化硅。所述绝缘层的厚度为小于10000埃。

与现有技术相比，本发明具有以下优点：将任意一层金属布线层延伸至虚拟区，通过绝缘层内的虚拟导电插塞直接与虚拟区的半导体衬底连接。半导体衬底具有接地的作用，金属布线层与半导体衬底直接连接，能及时释放由于刻蚀过程中在金属布线层和绝缘层里积累的电荷，避免了残留电荷导致的晶格缺陷及器件损伤。

附图说明

图1至图4是采用现有工艺进行互连线结构制作的示意图；