[发明专利]用于PLL/DLL的高输出阻抗电荷泵

说明书

本申请要求于2003年12月11日递交的美国临时申请No.60/528,958的权益。上述申请的整个教益一并在此作为参考。

背景技术

具有可调整延迟线的延迟锁定环(DLL)用于通过延迟第一时钟信号将第一时钟信号与第二时钟信号同步。DLL包括相位检测器，检查第一时钟信号和第二时钟信号之间的相位差。基于检测到的相位差，DLL通过将适当的延迟添加到第一时钟信号、直到第二时钟信号与第一时钟信号同相为止，使第一时钟信号与第二时钟信号同步。

图1是现有技术DLL 100的方框图。时钟缓冲器101缓冲从外部提供的时钟(CLK)，以提供与压控延迟线102和相位检测器104相连的基准时钟(CLK_REF)。压控延迟线102产生作为CLK_REF的延迟版本的输出时钟(CLK_OUT)，并将其路由到器件内的各种电路以及复制延迟电路103。复制延迟电路103提供与通过缓冲器101和配线路由的延迟相似的延迟。复制延迟(或者被称作延迟模型电路)是本领域技术人员公知的。参见授予Foss等的美国专利No.5,796,673，来了解关于复制延迟的更多解释。从复制延迟电路103输出的反馈时钟信号CLK_FB与相位检测器104相连。其它现有技术的DLL使用数字抽头延迟线。共同所有的美国专利No.5,796,673和6,087,868描述了这种类型的DLL。

取决于CLK_REF和CLK_FB之间的相位差，相位检测器104产生相位控制信号(UP，DOWN)。当首先接收到CLK_REF上升沿时，将UP信号设为逻辑“1”，而当首先接收到CLK_FB上升沿时，将DOWN信号设为逻辑“1”。当接收到两个信号的后续上升沿时，将UP和DOWN信号复位为逻辑“0”。因此，当在CLK_FB上升沿之前检测到CLK_REF上升沿时，UP信号转变为逻辑“1”，以便增大压控延迟线(VCDL)102中的延迟，直到检测到CLK_FB的下一个上升沿为止。或者，如果在CLK_REF上升沿之前检测到CLK_FB上升沿，DOWN信号转变为逻辑“1”，以便减小延迟，直到检测到CLK_REF的下一个上升沿。

电荷泵105和环滤波器106对相位检测器104的相位控制信号(UP/DOWN)进行积分，以便提供可变偏置电压V_CTRL110。偏置电压V_CTRL选择要由VCDL 102添加到CLK_REF的延迟，以便将CLK_FB和CLK_REF同步。

图2是可以用于图1所示现有技术DLL中的现有技术电荷泵200的示意图。参考图1所示的DLL系统，DLL的响应部分地由精确控制在DLL中控制压控延迟102(图1)的控制电压V_CTRL的能力来确定。所述能力又是由能够将何种精确程度的电流添加到电荷泵200的OUT节点或从OUT节点引出来确定。

电荷泵200的OUT节点处的电压取决于从相位检测器104(图1)接收到的相位控制信号(UP/DOWN)。为了减小延迟，同时断言(assert)DOWN信号和ENABLE信号(逻辑“1”)，这导致晶体管217的栅极处的逻辑为“1”，“导通”了晶体管217。由于晶体管215已经“导通”，电流(下拉电流)通过晶体管215和晶体管217从节点OUT流向地。该下拉电流将电荷从OUT节点引出，导致OUT节点处的电压下降。

为了增大延迟，同时断言UP信号和ENABLE信号(逻辑“1”)，这导致晶体管209的栅极处的逻辑为“0”，“导通”了晶体管209。由于晶体管209“导通”和晶体管210“导通”，电流通过晶体管209和晶体管210从V_dd流向OUT节点。该电流流经环滤波器106(图1)并向节点OUT增加电荷。增加的电荷增大了OUT节点处的电压。

电荷泵200包括被标记为M1、M2的两个电流镜，控制向电荷泵200的OUT节点提供的电流幅度。电流镜M1包括主晶体管214以及从晶体管210和212，并控制从V_dd流经晶体管210的上拉电流。电流镜M2包括主晶体管216和从晶体管215。晶体管216从电流镜M1中的晶体管212得到电流，将电流镜像到晶体管215，以便通过晶体管215将下拉电流提供给地。