[发明专利]半导体器件和将内部电源提供给半导体器件的方法

说明书

技术领域

本发明涉及半导体器件和将内部电源提供给半导体器件的方法。

具体地，本发明涉及具有如下构造的半导体器件，其中，将外部供给的电源电压降压至内部电源电压，并且内部电源被提供给在半导体器件中设置的各个电路。

背景技术

作为半导体器件的示例，存在已知的使用DRAM存储器单元的半导体存储器。为了增强每个半导体存储器的集成度，组成存储器件的外围晶体管和外围电路已经被小型化。随着存储器器件和外围晶体管的进一步小型化，能够被施加给这些器件的电压被限制为低压，从而确保高的操作可靠性。另一方面，对作为产品的各个半导体存储器来说维持兼容性是重要的。因此，即使以传统的方式从外部供给电源电压，半导体存储器也需要精确地进行操作。

例如，在其中提供1.8V的电压作为外部电源电压的说明书中，当假定依据可靠性能够将高达1.5V的电源电压施加给器件时，必须通过使用在半导体存储器中设置的降压电路来将1.8V的外部电源电压降低至1.5V，并且将由此获得的电压提供给存储器器件和外围晶体管，以作为内部电源电压。

通过上述降压电路将要被提供给外围电路的电压限制到小电压，从而除了确保高可靠性的效果之外，还获得减少各个外围电路的操作电压的振幅和减少半导体存储器的消耗电流的效果。

如上所述，必要的是，半导体器件通过转换从外部供给的电源电压来生成能够在内部电路中使用的内部电源电压。

当降压电路被整合在半导体器件中时，多个降压电路被分散在芯片上。

例如，因为半导体存储器的存储容量增加，导致芯片尺寸的增加；并且随着高速操作已经增加外围电路的消耗电流。

图11是示出使用DRAM存储器单元的现有技术的半导体存储器1的构造的框图。

半导体存储器1包括外围电路10和存储器核心电路20。半导体存储器1被提供有输入/输出数据信号DQ0和DQ1至DQ31、控制信号CE和WE至CLK、地址信号A0和A1至An、电源电压VDD、以及通过键合焊盘的来自于半导体存储器的外部的接地电压GND。

作为外围电路10，存在被设置的数据控制电路11、命令控制电路12、地址控制电路13、以及数据控制电路14。

尽管在图11中未示出，可以设置电源控制电路、测试电路等等。

输入/输出数据信号DQ0至DQ15被输入至数据控制电路11/从数据控制电路11输出，并且输入/输出数据信号DQ16至DQ31被输入至数据控制电路14/从数据控制电路14输出。

存储器核心电路20包括DRAM存储器单元阵列25、阵列数据相关电路21、阵列控制相关电路22、阵列地址相关电路23、以及阵列数据相关电路24。阵列数据相关电路21、阵列控制相关电路22、阵列地址相关电路23、以及阵列数据相关电路24被用于根据从外围电路10接收到的数据、命令以及地址来控制DRAM存储器单元阵列25。

输入/输出数据信号DQ0至DQ15被输入至阵列相关数据电路21/从阵列相关数据电路21输出，并且输入/输出数据信号DQ16至DQ31被输入至阵列相关数据电路24/从阵列相关数据电路24输出。

图12是示出用于将电压提供给外围电路10的电路构造的框图。

电源电压VDD经过降压电路组16，并且变成内部电源电压VDL。然后，内部电源电压VDL被提供给数据控制电路11、命令控制电路12、地址控制电路13、以及数据控制电路14，并且被进一步提供给用于上电之后初始化外围电路的上电复位电路15。

降压电路组16包括被分散的降压电路16V₁至16V₈。

如上所述分散多个降压电路16V₁至16V₈，这使能够设计电路以致在半导体存储器的操作期间通过外围电路的操作电流而生成的内部电压的下降被限制到预定电平，以确保操作。

在这样的情况下，通过VDL₁、VDL₂、VDL₃、VDL₄以及VDL_P分别表示被提供给数据控制电路11、命令控制电路12、地址控制电路13、数据控制电路14以及上电复位电路15的内部电源电压VDL。

图13是示出上电复位电路15的电路图。

图14是示出上电复位电路15的操作的电压波形图。