[发明专利]一种浮体动态随机存储器的单元结构及其制作工艺

说明书

技术领域

本发明涉及一种存储器的单元结构及其制作工艺，尤其涉及一种利用浮体效应(FBE，Floating Body Effect)的动态随机存储器(DRAM)单元结构及其制作工艺，属于半导体制造技术领域。

背景技术

随着超大规模集成电路工艺的发展，先进的工艺使得人们能够把包括处理器、存储器、模拟电路、接口逻辑甚至射频电路集成到一个大规模的芯片上，形成所谓的片上系统(SoC)。作为SoC重要组成部分，嵌入式存储器与其他逻辑电路共同集成在一个芯片内，目前其在微处理器和系统芯片内所占芯片总面积的比例已超过了50％，并且随着应用的需要将继续增长。遵循摩尔定律CMOS技术特征尺寸将按比例继续缩小至40nm以下，传统的嵌入式DRAM(eDRAM)在按比例缩小的过程中将面临越来越大的困难。传统嵌入式动态存储器(eDRAM)的每个存储单元包含一个晶体管加一个电容器(1T1C，one-transistor，one-capacitor)，在制备电容时，或者需要引入高介电常数材料制备堆叠的电容，或者需要制备高纵横比的沟槽电容，这都将使集成制造工艺变得更复杂。由于深沟槽电容结构使得存储单元的高度比其宽度大很多(深宽比超过30∶1)，制造工艺困难，并且其制造工艺与CMOS超大规模集成电路工艺非常不兼容，限制了它在片上系统中的应用。

近年来，一种利用浮体效应(FBE，Floating Body Effect)的动态随机存储器单元结构成为了人们关注的热点。它去除了传统动态随机存储器中的电容器结构，利用了绝缘体上硅(SOI)器件中氧化埋层(BOX)的隔离作用带来的浮体效应，将被隔离的浮体(Floating Body)作为存储节点，实现写“1”和写“0”。如图1所示，载流子(空穴)在浮体积聚，定义为第一种存储状态，即写“1”；如图2所示，通过PN结正向偏置，载流子(空穴)从浮体发射出去，定义为第二种存储状态，即写“0”。可以通过电流的大小感知这两种状态造成阈值电压的差异，即实现读操作。这种浮体存储器单元(FBC，Floating Body Cell)可构成密度最高的存储器，制造成本低廉，其比DRAM的制造工艺更为简单，并且比SRAM单元面积小3-5倍，这些优点使其将成为传统动态随机存储器的新替代。目前报道的浮体存储器的单元结构主要为基于SOI的单管浮体结构(1T/FB，One-Transistor，Floating Body)。S.Okhonin等人在2002年2月，发表于IEEE Electron Device Letters第23卷第2期的文章《A Capacitor-less 1T-DRAMCell》中，以及T.Ohsawa等人在2002年2月的2002 IEEE InternationalSolid-State Circuits Conference中发表的《Memory Design UsingOne-Transistor Gain Cell on SOI》对这种DRAM单元有详细的介绍。图3为这种单管浮体结构(1T/FB)DRAM单元的剖面示意图。DRAM单元100包括硅衬底101，埋层氧化层102，氧化区103-104，N++型源漏区105-106，N+型源漏区107-108，P型浮体区109，栅氧化区110，栅电极111，侧壁区112-113。浮体109用来存储电荷，调制DRAM存储单元的阈值电压V_T。源区105一般接地。当对这种DRAM单元写“1”时，为漏区106施加高电压，栅极111施加中等幅度的电压，使漏区106中存在较高的电场，沟道电子在漏端高场区获得足够能量，通过碰撞电离产生电子-空穴对，空穴向较低电势的浮体移动，由于源-体结存在一势垒，空穴就会堆积在浮体，抬高浮体的电势，由于衬偏效应，当衬底电压升高(P型)时会使得阈值电压降低，这样便相当于完成了写“1”的操作。当对这种DRAM单元写“0”时，为漏区106施加负电压，栅极111施加中等幅度的电压，由于浮体存有空穴，使衬底电势为正，造成了衬底-漏区PN结的正偏，在正偏电压作用下，存于浮体的空穴会脱离其中注入到漏区106，使衬底电压恢复之前的水平，从而又提高了阈值电压，这样就相当于写“0”了。读操作时为漏区106和栅极111都施加中等幅度的电压，源区接地，当存储的数据为“1”时，源漏区会流过相对大的电流，存储的数据为“0”时，源漏区会流过相对较小的电流。通过比较流过源漏区的电流与参考电流即可确定该DRAM单元中存储的数据。阵列中未被选中的DRAM存储单元的栅极接负电压以降低读写时的漏电流和误操作。