[发明专利]半导体器件及其制作方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及具有多层布线结构的半导体器件及其制作方法。

背景技术

半导体器件中的基本布线结构，是在半导体衬底上直接或间接地形成的下层布线层、和在该下层布线层上通过层间绝缘层形成的上层布线层通过贯通上述层间绝缘层而形成的沟槽通路而连接的结构。通过将该布线结构多数化、多层化，形成半导体器件的多层布线结构。

参照图1至图3说明该多层布线结构的布线工序。首先，如图1所示，在衬底10上形成包括第一介质层110、第二介质层120和第三介质层130的金属层间绝缘层11，所述衬底10形成有集成电路器件(例如N型MOS管M1和P型MOS管M2)以及与所述集成电路器件电性连接的导电插塞102，第一介质层110的材料为氮掺杂的碳化硅(BLOCK)，第二介质层120的材料为碳掺杂的氧化硅(Black Diamond)，第三介质层130的材料为氧化硅；接着，如图2所，对金属层间绝缘层11进行刻蚀工艺直至在第一介质层110表面处停止，从而在第三介质层130和第二介质层120内形成暴露第一介质层110的沟槽12；接着，如图3所示，在原有沟槽12内继续对第一介质层110进行刻蚀直至暴露衬底10表面；之后就可在沟槽12内形成金属保护层和注入金属，并通过研磨形成金属层(未在图式中显示)。重复上述步骤，即可制作完成半导体器件的多层布线结构。

但在上述布线工艺中，由于所述金属层间绝缘层为三层结构，在形成用于贯穿所述金属层间绝缘层的沟槽时采用了二个步骤的刻蚀工艺，工艺步骤比较繁琐，增加了半导体器件出现缺陷的几率。

发明内容

本发明解决的问题是提供一种半导体器件的制作方法，能够降低金属层间绝缘层的厚度，降低半导体器件寄生电容，提高半导体器件的性能及其生产良率。

为解决上述问题，本发明提供了一种半导体器件的制作方法，包括：提供衬底，所述衬底形成有集成电路器件和覆盖所述集成电路器件的保护层，所述保护层为氧化硅；在所述保护层表面形成第一介质层，所述第一介质层为碳掺杂的氧化硅；在所述第一介质层表面形成第二介质层，所述第二介质层和第一介质层构成金属层间绝缘层；采取碳掺杂的氧化硅与氧化硅选择刻蚀比高的刻蚀工艺，在所述第二介质层和第一介质层内形成暴露所述保护层的金属沟槽，用于制作第一金属层。

可选地，所述集成电路器件为场效应晶体管，所述场效应管包括栅极区和源/漏区。

可选地，所述衬底还包括与所述场效应管栅极区或源/漏区相连的导电插塞。

可选地，所述第一介质层的厚度为1450埃至3000埃。

可选地，所述第一介质层的厚度为1900埃至2100埃。

可选地，所述第一介质层的形成方法为增强型等离子体化学气相沉积工艺、高密度等离子体化学气相沉积工艺或介质化学气相沉积工艺。

可选地，所述第二介质层为氧化硅。

可选地，所述第二介质层的厚度为300埃至700埃。

可选地，所述第二介质层的厚度为450埃至550埃。

可选地，所述第二介质层的形成方法为增强型等离子体化学气相沉积工艺、高密度等离子体化学气相沉积工艺或介质化学气相沉积工艺。

本发明另一方面提供一种包括：衬底，所述衬底形成有集成电路器件和覆盖所述集成电路器件的保护层，所述保护层为氧化硅；覆盖所述保护层的第一介质层，所述第一介质层为碳掺杂的氧化硅；覆盖所述第一介质层的第二介质层，所述第二介质层和第一介质层构成金属层间绝缘层；贯穿所述第二介质层和第一介质层、暴露所述保护层的金属沟槽。

本发明在半导体器件的制造工艺中，形成碳掺杂的二层结构的金属层间绝缘层，并采用采取碳掺杂的氧化硅与氧化硅选择刻蚀比高的刻蚀工艺，在金属层间绝缘层内形成用于制作第一金属层的金属沟槽，相对于具有三层结构的金属层间绝缘层并执行多步骤刻蚀工艺形成金属层的现有技术，从而能够降低半导体器件的厚度，减少工艺步骤，提高半导体器件的性能及其生产良率。

附图说明

图1至图3为现有的半导体器件制造的结构示意图；

图4为本发明半导体器件的制作方法的流程示意图；

图5至图11为本发明提供的半导体器件的制作方法过程示意图。

具体实施方式

从背景技术可知，本发明的发明人发现在半导体器件制造工艺中，半导体器件表面形成的金属层间绝缘层具有三层介质层且需要经过二道刻蚀工序才能形成贯通的金属沟槽，工艺步骤相对繁杂，影响半导体器件的性能和生产良率。

基于上述考虑，在具体实施方式的以下内容中，提供一种半导体器件的制作方法，如图4所示，包括步骤：