[发明专利]具有双超浅隔离结构的多点式绝缘硅晶体管

说明书

技术领域

本发明涉及一种晶体管，特别涉及一种具有双超浅隔离结构的多点式SOI晶体管。

背景技术

一般金属氧化物半导体(MOS)器件由于低耗电以及高积集度的特性，使其已经被广泛地应用于集成电路(IC)的设计以及制作上，然而MOS器件与双极型晶体管(BJT)器件比较，其耐压、操作速度、电流驱动能力均比BJT器件逊色。故而在一些讲求高速度、高耐压、大电流驱动以及模拟电路的IC应用场合，仍大都配合采用BJT器件，例如功率晶体管IC，电力电子开关IC器件等。

图1与图2分别为现有技术的多点式NPN的BJT器件的结构剖视图与结构俯视图，所述多点式BJT器件是制作在SOI(SOI)基板10上，所述SOI基板10包含一硅基板12、一绝缘层14与一硅层16，硅层16周围形成有一浅沟槽(STI)结构18，上述硅层16位于SOI基板10的最上方。所述多点式BJT器件主要包含第一、第二晶体管单元20、22，第一晶体管单元20包含一作为集电极的第一N型掺杂区201、一作为基极连接导线的第一P型掺杂区202与一作为基极的第一P型轻掺杂区203，所述第一P型轻掺杂区203位于第一N型掺杂区201与第一P型掺杂区202之间，另在第一P型轻掺杂区203的表面则设有一重掺杂的第一多晶硅层204，以作为发射极。同样地，第二晶体管单元22包含一第二N型掺杂区221、一第二P型掺杂区222与一第二P型轻掺杂区223，所述第二P型轻掺杂区223位于第二N型掺杂区221与第二P型掺杂区222之间，另在第二P型轻掺杂区223的表面则设有一重掺杂的第二多晶硅层224。以第一晶体管单元20为例，因为载流子的运动方式会影响整个器件的电性效能，所以在所述这种现有晶体管单元结构中，当载流子从第一P型掺杂区202运动至基极中时，由于第一P型掺杂区202与第一P型轻掺杂区203的邻接面过大，导致基极电阻过大，而使整个器件的电流驱动能力无法进一步提升。另外对第一N型掺杂区201与第一P型轻掺杂区203的界面而言，由于此处的电流较大，所以此处的击穿电压较低，易产生雪崩效应。

因此，本发明针对上述困扰，提出一种具有双超浅隔离结构的多点式SOI晶体管，以有效克服现有技术所产生的问题。

发明内容

本发明的主要目的，在于提供一种具有双超浅隔离结构的多点式SOI晶体管，其由至少二晶体管所组成，并在每一晶体管单元中的基极两侧分别增设一超浅沟槽结构，如此不但可使基极与集电极之间的击穿电压提高，又能使与基极连接的基极连接导线的内阻变小，以提高整个器件的电流驱动能力，同时减少功率消耗，进而增加器件的使用寿命。

为达上述目的，本发明提供一种具有双超浅隔离结构的多点式SOI晶体管，其包含一SOI基板与至少二晶体管单元，此基板包含一硅层，此硅层周围形成有一隔离结构，各晶体管单元水平设于硅层中，且每一晶体管单元彼此邻接，相邻晶体管单元互相对称设置，每一晶体管单元包含有一作为集电极的第一型掺杂区、一第二型掺杂区、一第一、第二超浅沟槽结构与一作为基极的第二型轻掺杂区，其中第一、第二型掺杂区彼此邻接，第一、第二超浅沟槽结构分别与第一、第二型掺杂区邻接，且第二型轻掺杂区位于第一、第二超浅沟槽结构之间，并与第一、第二型掺杂区邻接，另在所述SOI基板表面还设有一第一型射极结构，此结构位于第二型掺杂区上面。

为进一步说明本发明的结构特征及所达成的功效，以较佳的实施例图及配合详细的说明，说明如后。

附图说明

图1为现有技术的多点式SOI晶体管结构剖视图。

图2为现有技术的多点式SOI晶体管结构俯视图。

图3为本发明的第一实施例的结构剖视图。

图4为本发明的第一实施例的结构俯视图。

图5A至图5E为本发明制作第一实施例的各步骤结构剖视图。

图6为本发明的第二实施例的结构剖视图。

图7为本发明的第二实施例的结构俯视图。

图8为本发明的第三实施例的结构剖视图。

图9为本发明的第三实施例的结构俯视图。

图10为本发明的第四实施例的结构剖视图。

图11为本发明的第四实施例的结构俯视图。

主要器件符号说明：

10 SOI基板        12硅基板

14绝缘层            16硅层

18浅沟槽结构        20第一晶体管单元

201第一N型掺杂区    202第一P型掺杂区

203第一P型轻掺杂区  204第一多晶硅层