[发明专利]片上多核处理器的高速缓存协作系统及其协作处理方法

说明书

技术领域

本发明属于信息处理系统的处理器的存储技术领域，具体涉及一种片上多核处理器的高速缓存协作系统及其协作处理方法。

背景技术

随着集成电路工艺向纳米级发展，不断缩小的工艺尺寸满足了芯片微型化、高速度和更高的集成度方向发展。片上多核处理器(ChipMulti-Processor，CMP)是在20世纪90年代出现的一种体系结构设计，最初是由美国斯坦福大学的研究人员提出，其思想是在单个芯片上利用丰富的晶体管资源集成多个处理器核，通过多核并行执行的方式开发指令级、线程级等各个层次并行度来提高性能。在片上多核处理器环境中，多核同时运行，竞争访问单芯片有限的Cache、存储带宽等存储资源，造成访存冲突加剧，传统的访存瓶颈将变得更加突出。

集成电路工艺进入深亚微米阶段带来的一个显著变化是互连线的延迟取代门延迟而成为主导时延的主要因素。集成电路中信号的延迟由门延迟和互连线延迟两部分构成。在深亚微米之前的集成电路设计中，由于互连线延迟极小，只须考虑门本身的延迟，因此，芯片的设计可以分为逻辑设计与物理实现两个相互独立的阶段。然而，进入深亚微米阶段后，随着晶体管特征尺寸的减小，门的速度越来越快，限制电路性能提高的主要因素不再是开关速度，而是互连延迟。互连延迟的产生主要有两个方面：一是因为电路时钟频率的提升，信号的波长进入毫米或者微米级，从而可以与互连线长度相比拟，信号通过一定长度的连线需要消耗一定时间，该时延称为传播时延；二是由于互连线间的电容耦合和电感耦合作用而产生延迟。

为了缓解多核对访存的压力，多核处理器普遍采用在片上集成大容量Cache的方式来提高存储系统的性能。大容量Cache可以直接增大片上Cache命中率，减少片外访存的频率，但由于Cache面积过大，分散在芯片的不同位置，在线延迟的影响下，同一层次但不同距离的Cache访问呈现出不同的通讯延迟，即所谓的非一致Cache访问(Non-Uniform Catch Aceess，NUCA)。

到目前为止，片上多核处理器的二级Cache有两种基本设计方案：私有Cache和共享Cache。私有结构的CMP系统，每个处理器核拥有自己独立的二级Cache，这部分二级Cache与处理器核的一级Cache类似，仅服务于所在结点的处理器核，不能直接为其它处理器核所访问，所以二级Cache的平均命中延迟相对较低但缺失率高；共享结构的CMP系统中，对二级Cache采用统一编址的管理策略，片上的处理器核都可以直接对所有的二级Cache进行访问，共享结构中片上Cache资源拥有更加均衡和充分的利用率。由于CMP的目标应用非常丰富，不同的程序会表现出显著不同的访存特征，甚至同一程序不同阶段的表现也会有很大差异。面对应用行为特征的多样性，共享或者私有二级Cache结构难以对一系列不同的应用都提供较好的支持。

在NUCA结构下，对于不同的工作负载，纯私有设计和纯共享设计都不能达到最优的性能，为此学术界提出了混合Cache设计方案，即通过逻辑上的共享Cache结构或者容量共享策略扩展的私有Cache结构，使得二级Cache资源可以被多个处理器核所共享.协作Cache方案是混合Cache设计的典型代表之一，一般是通过私有二级Cache间的相互协作来降低访存请求的平均延迟，在集中式一致性引擎的支持下完成容量窃取和Cache到Cache的数据溢出.但传统的协作Cache并未对协作策略进行有效地控制和管理，这在负载类型日益复杂、工作集规模日趋庞大的情况下，会对性能带来负面的影响.

发明内容

本发明目的在于提供一种片上多核处理器的高速缓存协作系统，解决了现有技术中传统的协作Cache并未对协作策略进行有效地控制和管理，导致在负载类型日益复杂、工作集规模日趋庞大的情况下对性能带来负面的影响等问题。

为了解决现有技术中的这些问题，本发明提供的技术方案是：

一种片上多核处理器的高速缓存协作系统，包括存储器以及与存储器耦合的片上多核处理器，其特征在于所述多核处理器每个处理器核心均包括私有一级高速缓存和与一级高速缓存严格包含关系的私有二级高速缓存；所述多核处理器所有处理器核心共有集中式一致性目录，所述集中式一致性目录用于在一级高速缓存、二级高速缓存和存储器中实现一致性策略。

优选的，所述一级高速缓存为私有一级指令和数据高速缓存，所述多核处理器每个处理器核心在一级高速缓存内设置有缺失队列MissQ；所述缺失队列MissQ用于处理本地处理器核心的请求或通过查找集中式一致性目录向非本地处理器核心发出远程请求。