[发明专利]具有金属栅极堆叠的半导体装置及其制造方法

说明书

技术领域

本发明涉及具有金属栅极堆叠的半导体装置及其制造方法。

背景技术

当金属氧化物半导体场效应晶体管(metal-oxide-semiconductorfield-effect transistor；MOSFET)随着各种技术节点(technology node)而微缩化时，是分别采用高介电常数(high k)介电材料与金属用作栅极介电质与栅极电极以形成栅极堆叠。然而，栅极堆叠相关的各种寄生电容会使栅极介电质的微缩化对装置速度没有明显的增益。使用传统工艺与由该工艺形成的结构并无法有效减少接触窗与栅极堆叠之间的寄生电容，以及栅极堆叠与基底之间的寄生电容。此外，其他与传统方法相关的可能问题包括栅极填充与硅凹槽。

发明内容

为克服现有技术缺陷，本发明提供一种制造具有金属栅极堆叠的半导体装置的方法，包括：于一半导体基底上形成一高介电常数介电材料层；于该高介电常数介电材料层上形成一金属栅极层；于该金属栅极层上形成一顶栅极层；图案化该顶栅极层、该金属栅极层及该高介电常数介电材料层以形成一栅极堆叠；进行一蚀刻工艺以选择性地凹蚀该金属栅极层；以及于该栅极堆叠的侧壁上形成一栅极间隙壁。

本发明也提供一种制造具有金属栅极堆叠的半导体装置的方法，包括：于一半导体基底上形成一图案化栅极堆叠；形成源极/漏极元件于该半导体基底中并实质上插介于所述多个源极/漏极元件中；于该半导体基底上形成一层间介电层；对该层间介电层进行一第一化学机械研磨工艺；进行一蚀刻工艺以形成一栅极沟槽，对准于该栅极堆叠并延伸至该层间介电层；以及以一栅极电极填充该栅极沟槽。

本发明还提供一种半导体装置，包括：一源极与一漏极，于一半导体基底中，其中该源极与漏极自该源极至该漏极定义一第一尺寸；以及一金属栅极堆叠，设置于该半导体基底上并实质上插介于该源极与漏极之间，其中该金属栅极堆叠包括：一高介电常数介电元件；一第一金属元件，设置于该高介电常数介电元件上并横跨该第一尺寸中的一第一长度；以及一第二金属元件，实质上设置于该第一金属元件上并横跨该第一尺寸中的一第二长度，该第二长度大于该第一长度。

由此，本发明可以解决上述现有技术的缺陷。

附图说明

图1为根据本发明概念制造具有金属栅极结构的半导体装置的方法流程图。

图2至图7为根据本发明概念在各种实施例中所制造出具有金属栅极结构的半导体装置的工艺剖面图。

图8为另一实施例中根据本发明概念制造具有金属栅极结构的半导体装置的方法流程图。

图9至图14为各种实施例中根据本发明概念所制造出具有金属栅极结构的半导体装置工艺剖面图。

图15显示不具有凹蚀的金属层的栅极堆叠剖面图。

图16显示具有凹蚀的金属层的栅极堆叠剖面图。

并且，上述附图中的附图标记说明如下：

200～半导体装置；210～半导体基底；212～高介电常数介电材料层；214～金属层；216～顶栅极层；218～浅掺杂漏极区；220～介电层；222～间隙壁；224～轻掺杂漏极与源/漏极；226～层间介电层；228～栅极电极；280～半导体装置；282～栅极沟槽；284～延伸栅极电极；286～第一电极层。

具体实施方式

有关各实施例的制造和使用方式是如以下所详述。然而，值得注意的是，本发明所提供的各种可应用的发明概念是依具体内文的各种变化据以实施，且在此所讨论的具体实施例仅是用来显示具体使用和制造本发明的方法，而不用以限制本发明的范围。以下是通过各种附图及例式说明本发明较佳实施例的制造过程。在本发明各种不同的各种实施例和附图中，相同的符号代表相同或类似的元件。此外，当一层材料层是位于另一材料层或基板之上时，其可以是直接位于其表面上或另外插入有其他中介层。

图1为根据本发明概念制造具有金属栅极结构的半导体装置的方法100流程图。图2至图7为根据本发明概念的各种实施例中所制造具有金属栅极结构的半导体装置200剖面图。以下整体地说明半导体装置200及其制造方法100。