[发明专利]电荷平衡器件的结构及其制造方法

权利要求书

1.一种半导体功率器件，包括：

一半导体衬底，该衬底包括若干深沟槽；

一外延层，该外延层填充至所述的深沟槽中，该外延层还包含一同时 生成的顶部外延层，该顶部外延层覆盖在所述深沟槽的顶部表面上方和半 导体衬底上；其中，所述的外延层和半导体衬底具有相反的导电类型；以 及

若干沟槽MOSFET单元，其设置于所述的顶部外延层中，该顶部外 延层作为本体区域，而半导体衬底作为漏极区域；通过深沟槽中的外延层 与横向邻近深沟槽的半导体衬底区域之间的电荷平衡，达到超级结点效 应；

每一个所述的沟槽MOSFET单元包括一沟槽DMOS晶体管单元，该 沟槽DMOS晶体管单元包含一沟槽栅极，该沟槽栅极开设在所述的顶部 外延层中，且具有小于或等于该顶部外延层厚度的栅极沟槽深度；所述的 沟槽栅极中填充有栅极介电材料和栅极导电材料；该栅极沟槽还包括围绕 该栅极沟槽侧壁的栅极侧壁掺杂区，以及位于所述沟槽栅极下方的栅极底 部掺杂区域，其中，所述的栅极侧壁掺杂区域和栅极底部掺杂区域与半导 体衬底具有相同的导电类型。

2.一种半导体功率器件，包括：

一半导体衬底，该衬底包括若干深沟槽；

一外延层，该外延层填充至所述的深沟槽中，该外延层还包含一同时 生成的顶部外延层，该顶部外延层覆盖在所述深沟槽的顶部表面上方和半 导体衬底上；其中，所述的外延层和半导体衬底具有相反的导电类型；以 及

若干沟槽MOSFET单元，其设置于所述的顶部外延层中，该顶部外 延层作为本体区域，而半导体衬底作为漏极区域；通过深沟槽中的外延层 与横向邻近深沟槽的半导体衬底区域之间的电荷平衡，达到超级结点效 应；

所述的半导体衬底中围绕深沟槽的区域具有一横向掺杂浓度，其具有 由最接近深沟槽侧壁的区域处逐渐降低的浓度梯度。

3.一种半导体功率器件，包括：

一半导体衬底，该衬底包括若干深沟槽；

一外延层，该外延层填充至所述的深沟槽中，该外延层还包含一同时 生成的顶部外延层，该顶部外延层覆盖在所述深沟槽的顶部表面上方和半 导体衬底上；其中，所述的外延层和半导体衬底具有相反的导电类型；以 及

若干沟槽MOSFET单元，其设置于所述的顶部外延层中，该顶部外 延层作为本体区域，而半导体衬底作为漏极区域；通过深沟槽中的外延层 与横向邻近深沟槽的半导体衬底区域之间的电荷平衡，达到超级结点效 应；

每一个所述的沟槽MOSFET单元包括一沟槽DMOS晶体管单元，该 沟槽DMOS晶体管单元包含一沟槽栅极，该沟槽栅极开设在所述的顶部 外延层中，且穿过并进入所述半导体衬底的顶部部分，所述的沟槽栅极中 填充有栅极介电材料和栅极导电材料；

每一个所述的沟槽DMOS晶体管单元还包括围绕该栅极沟槽侧壁的 栅极侧壁掺杂区，以及位于所述沟槽栅极下方的栅极底部掺杂区域，其中， 所述的栅极侧壁掺杂区域和栅极底部掺杂区域与半导体衬底具有相同的 导电类型。

4.如权利要求1或2或3所述的半导体功率器件，其特征在于：

还包含一漏极接触掺杂区域，其围绕接近于所述半导体衬底的底部表 面的深沟槽的底部部分，用来连接漏极电极。

5.如权利要求2所述的半导体功率器件，其特征在于：

每一个所述的沟槽MOSFET单元包括一沟槽DMOS晶体管单元，该 沟槽DMOS晶体管单元包含一沟槽栅极，该沟槽栅极开设在所述的顶部 外延层中，且穿过并进入所述半导体衬底的顶部部分，所述的沟槽栅极中 填充有栅极介电材料和栅极导电材料。