[发明专利]多晶硅浮置栅极及其制造方法

说明书

本申请是申请日为2003年3月28日且发明名称为“浮置栅极存储单元及其制造方法”的中国专利申请No.03108813.9的分案申请。

技术领域

本发明涉及一种浮置栅极存储单元(floating gate memory cell)及其制造方法，且特别是涉及一种可降低晶体管不定抹除频率的浮置栅极存储单元及其制造方法。

背景技术

可储存非挥发性信息的集成电路内存(IC memory)的其中一种类型称为可抹除可程序只读存储器(erasable programmable ROM，EPROM)，此种类型的内存允许使用者可写入程序、或抹除程序后再重复写入。EPROM的其中一种类型称为N-通道的金属氧化物半导体场效晶体管(N-channel MOSFET)，如第1、2图所示。浮置栅极的晶体管(floating gate transistor)10具有两个由多晶硅(polysilicon)所制成的栅极(gate)12和14。一般沉积多晶硅，是在高温下大约520～700℃藉由低压化学气相沉积法(low pressure chemical vapordeposition，LPCVD)，对硅甲烷(silane，SiH₄)或二硅甲烷disilane(Si₂H₆)进行热分解(pyrolysis)。若多晶硅在低温下例如520℃沉积，所形成的多晶硅为无晶状的(amorphous)，此无晶形的多晶硅在后续的高温制造工艺，如高达900～1000℃的退火(annealing)步骤，会再结晶。栅极14为浮置栅极(floatinggate)，栅极12为选择或控制栅极(select or control gate)。晶体管10中，基板16具有一源极(source)18和一漏极(drain)20，且两者以一通道(channel)22隔离。至于浮置栅极14和通道22之间是利用一第一绝缘层24，又称栅极氧化层(gate oxide)而隔离；控制栅极12和浮置栅极14之间是利用一第二绝缘层26而隔离。

图1绘示一种程序化时(programming mode)的晶体管。图1中的箭号代表：信道热电子自靠近漏极20的通道22注入浮置栅极14，且穿过第一绝缘层24，而最后陷于浮置栅极14内。浮置栅极14内负电荷的存在会造成读取晶体管时临限电压(threshold voltage)的提高，即使电源关闭，读取后的晶体管仍然维持读取的状态。一般预估这种维持读取的状态可以达100年之久。图2绘示一种处于抹除状态时(erase mode)的晶体管。图2中的箭号表示：Fowler-Nordheim(FN)电子穿遂电流穿过第一绝缘层24而回到源极18(或沿着通道22)。读取晶体管10时，是对控制栅极12施以一电压，其电压值介在高临限电压与低临限电压之间。若晶体管10被读取时，储存的信号等于“0”，晶体管不导通。若晶体管10没有被读取时，储存的信号等于“1”，晶体管10可自由导通。

对于在集成电路内存中的单个浮置栅极的晶体管(floating gate transistor)而言，最常见的失败型态之一称为不定抹除(erratic erase)。此种不定的浮置栅极的晶体管在进行抹除动作时，会出现不稳定和超出预期的行为。比方说，此种不定抹除会造成晶体管过度抹除(over erase)的情形，而使存储单元(memory cell)陷在“1”的状态而无法被读取。

发明内容

有鉴于此，本发明的目的就是在提供一种浮置栅极存储单元及其制造方法，藉由降低构成浮置栅极的多晶硅粒径，而减少组件出现不定抹除(erraticerase)的频率。

根据本发明的第一目的，提出一种浮置栅极存储单元(floating gatememory cell)，包括：一基板，且基板有一漏极(drain)和一源极(source)并以一通道(channel)隔绝；一浮置栅极，位于通道上方并以一第一绝缘层隔离；和一控制栅极(control gate)，位于浮置栅极上方并以一第二绝缘层隔离。此浮置栅极，至少部分为一微晶粒的多晶硅材质，且具有一粒径尺寸范围约在50～500之间。另外，粒径尺寸范围亦可约为50～300、或200～500之间。