[发明专利]应用可变动错误更正码容量的快闪存储器控制方法

说明书

技术领域

本发明关于一种快闪存储器控制技术，尤指一种应用可变动错误更正码容量的快闪存储器控制方法。

背景技术

快闪存储器为类似EEPROM的结构，因为半导体设计的原因，有一定的错误机率，所以使用错误更正码(Error Correction Code，ECC)来纠正发生错误的数据。

错误更正的能力及快闪存储器内用以管理数据的空间大小取决于ECC的容量，习知技术乃以一个最大允许容量的ECC来实现错误更正的功能，所以所有数据的错误更正能力皆为相同。

请参考图4所示，为4K的数据页面(page)在不同通道下管理数据(MD，Management Data)的长度和ECC长度的关系，若采用BCH(Bose，Ray-Chaudhuri，Hocquenghem)理论所推算出来的ECC容量，允许在数据区域(data area)内产生8个比特(bit)的错误，在此8个bit的错误更正能力下，需要用到13个比特组的容量。

一般而言，采用上述固定式ECC设计的快闪存储器控制器，无法充分使用大数据页面(data page)型的快闪存储器(例如8K page)容量。

发明内容

本发明的目的在于，解决现有快闪存储器当中的错误更正码(ECC)及管理数据(MD，Management Data)设计均采固定长度，无法有效提高错误更正能力及有效使用大型数据页面的技术问题。

为达成前述目的，本发明应用可变动错误更正码容量的快闪存储器控制方法，包含有以下步骤：

首先，根据数据页面的容量及第一管理数据的长度，于快闪存储器的第一通道中，预设定具有第一长度的错误更正码，且根据该数据页面的容量及第二管理数据的长度，于快闪存储器的第二通道中，预设定具有第二长度的错误更正码；

接着，检查目前所欲存取的通道是否为第一通道，若是，则将第一通道的错误更正码长度设定为第一长度；若否，则将第二通道的错误更正码长度设定为第二长度。

本发明的有益效果在于，藉由上述方法，通道1以后的错误更正码长度可被提高，本发明采用不同容量的错误更正码(ECC)，即对不同通道设定具有不同长度的错误更正码(ECC)，可使整体快闪存储器的错误更正能力得以有效提升。

附图说明

图1为依据本发明技术，2K数据页面于不同通道下，管理数据长度和ECC码长度的关系示意图。

图2为依据本发明技术，4K数据页面于不同通道下，管理数据长度和ECC码长度的关系示意图。

图3为依据本发明对多通道的快闪存储器设定其更正比特数的步骤流程图。

图4为习知4K数据页面于不同通道下，管理数据长度和ECC码长度的关系示意图。

具体实施方式

NAND快闪存储器的架构是由多个数据页面(page)组成，每一个数据页面包含数据(data)及空余(spare)两区域，故每个数据页面的大小为(512+16)×N，其中N代表一个数据页面中所对应的磁区数目，例如2K数据页面的快闪存储器，其N为4，4K数据页面的N＝8，目前NAND快闪存储器的数据页面大致上可分成512、2K、4K、8K bytes等数种规格，然后由64个或128个数据页面组成一个区块(block)。

在快闪存储器不同应用的区块(block)及不同的通道中，所需要的管理容量也不同。一般而言，2K数据页面的快闪存储器中，其空余(spare)区域大小为16x4＝64个比特组。若配合以BCH理论所推算出来的8个比特更正能力，错误更正码(ECC)所占用的大小为13x4＝52个比特组，所以只允许管理数据长度为64-52＝12个比特组。

本发明的控制方法为在快闪存储器中的第一通道中，根据数据页面容量及第一管理数据的长度，设定具有第一长度的错误更正码；

在快闪存储器中的第二通道中，根据数据页面容量及第二管理数据的长度，设定具有第二长度的错误更正码；

设定该第一长度的错误更正码及第二长度的错误更正码分别具有不同的识别码，其中，第一长度小于第二长度，以下配合图式加以详细说明。

请参考图1所示，以2K容量的数据页面为范例说明，依据本发明的技术，快闪存储器控制器于管理快闪存储器时，在通道0上会放置完整的管理数据，以便在读取时能一次读出所需的管理数据，因此将通道0的错误更正码(ECC)定义为52bytes、管理数据长度定义为12bytes；但自通道1以后，所需要的管理数据量缩减到约4bytes，换言之可供存放错误更正码(ECC)的空间为便可提高为64-4＝60bytes。