[发明专利]半导体元件的制造方法

说明书

技术领域

本发明涉及半导体元件的制造方法。 

背景技术

半导体集成电路(IC)工业不断持续的快速成长。IC材料及设计的技术发展孕育出不同次代的半导体集成电路，且每个次代的电路比先前次代具有更小尺寸且更复杂的设计。然而，这些发展也增加IC工艺的复杂度，因此，IC次代的发展也需要对工艺作改善。 

在集成电路发展的方针中，是以缩小几何尺寸(例如所使用工艺所能形成的最小元件(或线))的方式增加功能密度(function density)(例如每晶片面积中内连元件的数目)。此微缩化现象通常提供了增加产率(productionefficiency)及降低相关费用的好处。而微缩化也产生相对较高的功率消耗值，因此需要使用例如互补式金属氧化物半导体(complementarymetal-oxide-semiconductor；CMOS)元件的低功耗的元件。 

CMOS元件一般形成具有栅极氧化层(gate oxide)及多晶硅栅极电极(gateelectrode)。随着元件尺寸的不断微缩化，为了改善元件效能，高介电常数(high-k)栅极介电层及金属栅极电极已取代了栅极氧化层及多晶硅栅极电极。然而，有些问题会在当将高介电常数介电/金属栅极元件整合至CMOS工艺中时发生。举例而言，高介电常数介电/金属栅极元件会污染生产线(production line)的机台，而在高介电常数介电/金属栅极晶片(high-k/metalgate wafer)及非高介电常数介电/金属栅极晶片(non-high-k/metal gate wafer)都造成缺陷(defect)。 

发明内容

本发明提供一种半导体元件的制造方法，包括：于一基底前侧上的半导体基底的上方形成一界面层；于该界面层上形成高介电常数(high-k)介电层； 于该高介电常数介电层上形成一盖层；于该盖层上形成一金属层；于该金属层上形成一第一多晶硅层；以及于该基底背侧上的半导体基底的上方形成一第二多晶硅层。 

本发明也提供一种半导体元件的制造方法，包括：于一基底前侧上的半导体基底的上方形成一界面层；于该界面层上形成一高介电常数介电层；于该高介电常数介电层上形成一盖层；于该盖层上形成一金属层；于该金属层上形成一多晶硅层；于该多晶硅层上形成一第一硬掩模层；以及于该基底背侧上的半导体基底的上方形成一第二硬掩模层。 

本发明还提供一种半导体元件的制造方法，包括：于一基底前侧上的半导体基底的上方形成一界面层；于该界面层上形成一高介电常数介电层及盖层；于该高介电常数介电层及盖层上形成一金属层；于该金属层上形成一多晶硅层；以及于该基底背侧上的半导体基底的上方形成一介电层，该介电层的厚度小于约80埃。 

附图说明

图1为本发明一实施例的方法的流程图，以形成具有高介电常数介电层及金属栅极层的半导体元件。 

图2至图8是根据图1所示的方法形成半导体元件的工艺剖面图。 

图9显示根据本发明一实施例的于后续步骤的半导体器件。 

图10为本发明另一实施例的方法的流程图，以形成具有高介电常数介电层及金属栅极层的半导体元件。 

图11至图17是根据图2所示的方法形成半导体元件的工艺剖面图。 

【附图标记说明】 

200～半导体元件；202～半导体基底；204～隔离结构；206～有源区；208～有源区；210～界面层；210n～界面层；210p～界面层；212～高介电常数介电层；212n～高介电常数介电层；212p～高介电常数介电层；214～盖层；214n～盖层；214p～盖层；216～金属层；216n～金属层；216p～金属层；218～多晶硅层；218n～多晶硅层；218p～多晶硅层；222～多晶硅层；230～介电层；400～半导体元件；402～半导体基底；404～隔离结构；406～有源区；408～有源区；410～界面层；412～高介电常数介电层；414～盖层；416～金属层；418～多晶硅层；420～硬掩 模层；422～硬掩模层。 

具体实施方式