[发明专利]存储系统及其数据处理方法

说明书

本申请要求于2008年9月5日提交的第10-2008-0087877号韩国专利申 请的优先权，通过引用将该申请的全部内容包含于此。

技术领域

一般地讲，本发明涉及电子装置，更具体地讲，本发明涉及一种存储系 统和与存储系统相关的数据处理技术。

背景技术

闪速存储装置是一种EEPROM，其中，经由一次编程操作对多个存储区 域进行擦除或编程。传统的EEPROM能够一次(at a stroke)对一个存储区域 擦除或编程。这意味着，当使用闪速存储装置的系统对不同的存储区域同时 进行读取并写入时，闪速存储装置较快地且更有效地工作。由于围绕用于存 储数据的电荷存储器件的绝缘膜的失效，所有类型的闪速存储器和EEPROM 会在特定次数的擦除操作之后损坏。

闪速存储装置的优点在于其可以通过这样的方式在硅芯片上存储信息， 即，不需要功率来保持所存储的信息。这意味着，如果对芯片切断功率，则 在无功耗的情况下保存信息。闪速存储装置的其它特性包括耐冲击和快速读 取访问时间。由于这些特性，闪速存储装置通常用于在提供有来自电池的功 率的设备中的存储。根据逻辑门类型，将闪速存储装置分为两种类型，即， NOR闪速存储装置和NAND闪速存储装置。

闪速存储装置将信息存储在晶体管阵列中，每个晶体管称作单元(cell)， 用于存储1位(bit)信息。较新的闪速存储装置(例如，多级单元装置)能 够通过改变施加到单元的浮置栅极的电荷的量而每单元存储多于1位。

在具有浮置栅极的闪速存储装置中，最关键的可靠性因素为数据保持特 性和可在无劣化的情况下执行的编程/擦除循环的次数(或耐久性)。存储的 电荷(电子)会由于各种失效机制(例如，通过有缺陷的多晶硅层间电介质 的热离子发射和电荷扩散、离子污染、编程干扰应力等)而从浮置电极漏出。 这导致阈值电压降低。当浮置栅极在控制栅极由于读取干扰(read disturbance) 而保持处于一定的电压(例如，电源电压或读取电压)的情况下慢慢地获取 电子时，效果相反的电荷获取(charge gain)会发生，因此导致阈值电压升高。

因此，存储单元的阈值电压分布会由于电荷损失(charge loss)和电荷获 取而逐渐变宽。例如，假设在每个存储单元中存储了2位数据。在这种假设 下，如图1A所示，每个存储单元可具有擦除状态E和三个编程状态P1、P2 和P3中的一个状态。理想地，在状态E、P1、P2和P3之间存在恒定的单元 余量(或读取余量)，因此，所示的阈值电压分布10、11、12和13分别对应 于状态E、P1、P2和P3。然而，如图1B所示，阈值电压分布10、11、12 和13，特别是分别与程序状态P1、P2和P3对应的阈值电压分布11、12和 13由于上述的电荷损失和电荷获取而变宽。这意味着，从存储单元读取的数 据会包括许多错误位。具体地讲，随着在存储单元中存储的数据位的数量增 多，这种现象变得严重。

发明内容

本发明旨在提供一种包括闪速存储器的存储系统的数据处理方法，所述 数据处理方法包括以下步骤：判断从所述闪速存储器的选择的页面最初读取 的数据能否纠正；如果判断出最初读取的数据不能纠正，则基于每个最新确 定的读取电压从所述选择的页面最新读取数据；基于与最初读取的数据对应 的EDC数据，收集最新读取的数据的无错子扇区；基于与所述最初读取的数 据对应的ECC数据，纠正所述无错子扇区的数据。

本发明还旨在提供一种包括闪速存储器和存储控制器的存储系统，所述 存储控制器包括纠错处理器和ECC块，所述存储控制器构造为控制所述闪速 存储器，其中，当判断出从所述闪速存储器的选择的页面最初读取的数据不 能通过ECC块纠正时，所述纠错处理器控制所述闪速存储器，从而根据每个 最新确定的读取电压从所述选择的页面最新读取数据，并且所述纠错处理器 基于与所述最初读取的数据对应的EDC数据来收集最新读取的数据的无错 子扇区。

附图说明

根据参照附图的以下描述，本发明的以上和其它目的和特征将变得明显， 其中，除非另外指明，否则相同的标号在各个附图中始终指相同的部件，在 附图中：

图1A和图1B是用于解释存储单元的阈值电压分布由于电荷损失和电荷 获取而变宽的示图；

图2是示出实现本发明各个实施例的存储系统的框图；