[发明专利]金属栅极堆叠的形成方法及具有金属栅极堆叠的集成电路

说明书

技术领域

本发明涉及半导体元件及其形成方法，且特别涉及具有金属栅极堆叠的半导体元件。 

背景技术

当半导体元件(例如，金属氧化物半导体场效应晶体管，MOSFET)随不同技术节点(technology nodes)而缩小化时，高介电常数材料(high k dielectricmaterial)及金属被采用以形成栅极堆叠(gate stack)。然而，在形成nMOS晶体管及pMOS晶体管的金属栅极堆叠的方法中，许多问题可能于整合工艺与材料时出现。例如，pMOS晶体管可能具有不良的效能。在另一例子中，nMOS晶体管与pMOS晶体管的功函数无法独立且恰当地调整。 

发明内容

为了解决现有技术存在的上述问题，本发明一实施例提供一种半导体元件的金属栅极堆叠的形成方法，包括于半导体基底上形成高介电常数材料层；于高介电常数材料层上形成导电材料层；采用多晶硅于n型场效应晶体管区形成第一虚置栅极及于p型场效应晶体管区形成第二虚置栅极；于半导体基底上形成层间介电材料；对半导体基底进行第一化学机械研磨工艺；自第一虚置栅极移除多晶硅以形成第一栅极沟槽；形成n型金属至第一栅极沟槽；对半导体基底进行第二化学机械研磨工艺；自第二虚置栅极移除多晶硅以形成第二栅极沟槽；形成p型金属至第二栅极沟槽；以及对半导体基底进行第三化学机械研磨工艺。 

本发明一实施例提供一种具有金属栅极堆叠的集成电路，包括半导体基底；n型场效应晶体管的第一栅极堆叠，包括高介电常数材料层，位于半导体基底上；氮化钛层，位于高介电常数材料层上；第一金属层，位于氮化钛层上；以及第二金属层，位于第一金属层上；以及p型场效应晶体管的第二 栅极堆叠，包括高介电常数材料层，位于半导体基底上；氮化钛层，位于高介电常数材料层上；第三金属层，位于氮化钛层上，其中第三金属层不同于第一金属层及第二金属层；以及第四金属层，位于第三金属层上。 

本发明一实施例提供一种半导体元件的金属栅极堆叠的形成方法，包括于半导体基底上形成高介电常数材料层；于高介电常数材料层上形成导电材料层；采用多晶硅于n型场效应晶体管区形成第一虚置栅极及于p型场效应晶体管区形成第二虚置栅极；于半导体基底上形成层间介电材料；对半导体基底进行第一化学机械研工艺；自第一虚置栅极及第二虚置栅极移除多晶硅以分别形成第一栅极沟槽及第二栅极沟槽；在第一栅极沟槽及第二栅极沟槽上形成n型金属层；对半导体基底进行第二化学机械研磨工艺；自第二栅极沟槽移除n型金属层；形成p型金属层至第二栅极沟槽；以及对半导体基底进行第三化学机械研磨工艺。 

本发明的nMOSFET与pMOSFET的效能可以获最佳化与提升，现有技术中的与金属栅极的形成有关的问题可排除或减轻。 

附图说明

图为1显示根据本发明实施例的制作具有金属栅极堆叠的半导体元件的方法流程图。 

图2为显示一实施例的具有金属栅极堆叠的半导体结构在一工艺阶段的剖面图。 

图3为显示另一实施例的具有金属栅极堆叠的半导体结构在一工艺阶段的剖面图。 

图4为显示根据本发明另一实施例的制作具有金属栅极堆叠的半导体元件的方法流程图。 

图5a-图5d显示根据本发明不同实施例的具有金属栅极堆叠的半导体结构在一工艺阶段的剖面图。 

图6a-图6f显示根据本发明不同实施例的具有金属栅极堆叠的半导体结构在一工艺阶段的剖面图。 

图7和图8分别为表1和表2，并且表1及表2提供根据本发明许多实施例的高介电常数材料层及金属栅极堆叠的许多方案。 

上述附图中的附图标记说明如下： 

100、160～方法； 

101、102、103、104、105、106、107、108、109、162、164、166、168、170、172、174、176、178～步骤； 

120、140、200、202、204、206、210、212、214、216、218、220～半导体结构； 

230～半导体基底； 

231a～nFET区(或NMOS晶体管)； 

231b～pFET区； 

232～高介电常数材料层； 

234、240～金属层； 

236、256～氮化钽层；