[发明专利]半导体元件及其制法

说明书

技术领域

本发明涉及一种半导体元件，且特别涉及一种栅极结构及其制法。

背景技术

半导体集成电路(integrated circuit，IC)已经历快速的发展。随着IC材料与设计上的发展，使得IC每一个世代拥有比前一个世代小且复杂的电路。然而，这些发展也提高了IC工艺的复杂度，为了实现这些先进IC，在IC的工艺上也需要对等的发展。

IC发展的过程中，当IC几何尺寸(亦即工艺所能得到的最小元件(或线))逐渐缩小的同时，功能元件的密度(亦即每单位芯片面积中的内连线元件)随之逐渐增加。尺寸缩小的好处在于增加生产效率(production efficiency)与降低相关工艺成本。然而，尺寸的缩小也产生相对较高的耗电量(powerdissipation)，此问题可通过使用低耗电元件而解决，例如互补金属氧化物半导体(CMOS)元件。CMOS元件一般包括栅极氧化层与多晶硅栅极电极。当元件尺寸逐渐缩小时，为了增进元件的效能，需要将栅极氧化层与多晶硅栅极金属分别置换成高介电常数(high-k)栅极介电层与金属栅极电极。然而，当整合高介电常数介电层/金属栅极电极于CMOS工艺时会产生一些问题，例如，栅极图案化或蚀刻时，高介电常数(high-k)栅极介电层与金属栅极电极的边缘可能会受到伤害。再者，当进行后续热处理工艺时，高介电常数(high-k)栅极介电层与金属栅极电极可能会受到污染。因此，使得元件的效能降低，例如载子迁移率(carrier mobility)、临界电压(threshold voltage)与可靠度(reliability)。

发明内容

本发明提供一种半导体元件，包括：一半导体基材；以及一晶体管，形成于该半导体基材之中，其中该晶体管包括：一高介电常数介电层，形成于该半导体基材之上，其中该高介电常数介电层具有一第一长度，且该第一长度是从该高介电常数介电层的一侧壁测量到另一侧壁；一金属栅极，形成于该高介电栅极介电层之上，其中该金属栅极具有一第二长度，且该第二长度是从该金属栅极的一侧壁测量到另一侧壁，而该第二长度小于该第一长度。

本发明另外提供一种半导体元件的制法，包括以下步骤：提供一半导体基材；形成一高介电常数介电层于该半导体基材之上；形成一金属栅极于该高介电常数介电层之上；移除部分该金属栅极，以形成一栅极结构的第一部分，其中该第一部分具有一第一长度，该第一长度是从部分被移除的金属栅极的一侧壁至另一侧壁；以及移除部分该高介电常数介电层，以形成该栅极结构的第二部分，其中该第二部分具有一第二长度，该第二部分是从部分被移除的金属栅极的一侧壁至另一侧壁，且该第二长度大于该第一长度。

本发明亦提供一种半导体元件，包括：一半导体基材；以及一元件，形成于该半导体基材之上，其中该元件包括：一高介电常数介电层，形成于该半导体基材之上；一金属栅极层，形成于该高介电常数介电层之上，其中该金属栅极具有一第一侧壁与一第二侧壁；以及一密封层，形成于该第一侧壁与该第二侧壁之上；其中该高介电常数介电层包括一第一部分延伸一第一长度超过该金属栅极的第一侧壁，以及一第二部分延伸一第二长度超过该金属栅极的第二侧壁。

本发明公开的方法提供一种简单且有效的非垂直式栅极结构，当进行半导体工艺时，此结构通过降低高介电常数层与金属栅极层的受到伤害(例如损失或是污染)的风险，以提升元件的效能与可靠度。此处所公开的方法与元件能容易的整合于目前的CMP工艺流程，因此能应用于未来和各种发展的技术中。通过控制不同的蚀刻轮廓，高介电常数层可具有各种形状。进行半导体工艺时，可通过各种密封结构密封非垂直式栅极结构，用以保护高介电常数层与金属栅极层。

为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合附图，作详细说明如下。

附图说明

图1为一流程图，用以说明本发明制备半导体元件的方法，此元件具有非平坦的垂直式侧壁的栅极结构。

图2A～2F为一系列剖面图，用以说明依照本发明图1所示方法的各个工艺阶段。

图3为一半导体元件的剖面图，其显示与图2A～2F不同的密封结构。

图4为一半导体元件的剖面图，其显示具有倾斜的轮廓的高介电常数层。

并且，上述附图中的附图标记说明如下：

100～方法

110～提供具有栅极介电层、金属层与多晶硅层的基材

120～从多晶硅层与金属栅极层形成栅极结构的第一部分，此第一部分具有一第一长度