[发明专利]半导体装置的制造方法

说明书

技术领域

本发明涉及半导体装置的形成方法，特别涉及一种将高介电常数/金属栅 极结构整合至CMOS工艺中的半导体装置形成方法。

背景技术

半导体集成电路(IC)产业已经历过快速的成长。IC材料和设计的技术进 步使得IC的生产世代不停地推新，每个世代都较前个世代有更小及更复杂 的电路。然而，这些进步也增加了制造IC工艺的复杂性，因此IC工艺也需 要有同样的进展才能实现更先进的集成电路IC工艺。

在IC革新的过程中，功能密度(亦即每个晶片区域上互连装置的数量) 已普遍地增加，然而几何尺寸(亦即在工艺中所能创造的最小元件或线)也 越来越小。这些缩小尺寸的工艺通常能增加产品效能和提供较低的相关成 本。但某些尺寸的下降也产生相对较高的功率消耗(power dissipation)值， 其可用低功率消耗的元件例如互补型金属氧化物半导体(CMOS)元件来因 应。一般CMOS装置是由栅极氧化物及多晶硅电极形成。因此，其所需要的 是将栅极氧化物及多晶硅电极替换为高介电常数栅极介电质及金属栅极电 极，以改善元件缩小后的装置效能。然而，当将高介电常数/金属栅极元件整 合至CMOS工艺中时，会因为各种因素，例如材料相容性、工艺复杂度及热 预算限制，而产生许多问题。

因此，业界需要的是一种整合高介电常数/金属栅极至CMOS制造流程 中的方法。

发明内容

本发明提供一种半导体装置的制作方法，包括：提供一半导体基材，具 有一第一区域及一第二区域；形成一高介电常数介电层于该半导体基材上； 形成一第一金属层于该高介电常数介电层上，该第一金属层具有一第一功函 数；移除该第二区域中部分的第一金属层；之后，形成一半导体层，位于该 第一区域中的该第一金属层上及该第二区域中该经部分移除的第二金属层 上；形成一第一栅极堆叠于该第一区域中及形成一第二栅极堆叠于该第二区 域中；由该第一栅极堆叠及该第二栅极堆叠中移除该半导体层而形成一第一 沟槽及一第二沟槽；以及形成一第二金属层于该第一沟槽中的第一金属层上 及该第二沟槽中经部分移除的第一金属层上，该第二金属层具有一第二功函 数。

本发明也提供另一种半导体装置的制造方法，包括：提供一半导体基材， 具有一第一有源区域及一第二有源区域；形成一高介电常数介电层于该半导 体基材上；形成一第一金属层于该高介电常数介电层上，该第一金属具有一 第一功函数；移除该第二有源区域中的该第一金属层；形成一第二金属层于 该第一有源区域的该第一金属层上及该第二有源区域的该高介电常数介电 层上；之后，形成一硅层于该第二金属层上；形成一第一栅极堆叠于该第一 有源区域中及形成一第二栅极堆叠于该第二有源区域中，该第一栅极堆叠包 含高介电常数介电层、该第一金属层、该第二金属层及该硅层，该第二栅极 堆叠包含该高介电常数介电层、第二金属层及该硅层；由该第一栅极堆叠及 该第二栅极堆叠移除该硅层而形成一第一沟槽及一第二沟槽；以及形成一第 三金属层于该第一沟槽及该第二沟槽中的该第二金属层上，该第三金属层具 有一第二功函数。

本发明也提供又一种半导体装置的制作方法，包括：提供一半导体基材， 具有一第一区域及一第二区域；形成一高介电常数介电层于该半导体基材 上；形成一第一金属层于该高介电常数介电层上，该第一金属层具有一第一 功函数；形成一第二金属层于该第一金属层上，该第二金属层具有一第二功 函数；形成一硅层于该第二金属层上；形成一第一栅极堆叠于该第一区域中 及形成一第二栅极堆叠于该第二有源区域中，该第一及第二栅极堆叠皆包含 该高介电常数介电层、该第一金属层、该第二金属层及该硅层；形成一层间 介电层(ILD)于该第一及第二栅极堆叠上；在该层间介电层上进行一化学 机械研磨(CMP)工艺以暴露出该第一及第二栅极堆叠各自的该硅层；从该 第二栅极堆叠移除该硅层及该第二金属层而形成一第二沟槽；之后，从该第 一栅极堆叠移除该硅层而形成一第一沟槽；以及形成一第三金属层于该第二 金属层上以部分填满该第一沟槽，及形成于该第一金属层上以部分填满该第 二沟槽，该第三金属层具有该第一功函数。