[发明专利]半导体装置及制造具有金属栅极堆叠的半导体装置的方法

说明书

技术领域

本发明涉及制造具有金属栅极堆叠的半导体装置的方法。

背景技术

当例如金属氧化物半导体场效应晶体管(metal-oxide-semiconductorfield-effect transistor；MOSFET)的半导体装置随着各种技术节点(technologynode)微缩化时，高介电常数(high k)介电材料与金属被用来形成栅极堆叠。此外，使用应变硅(strained silicon)以提高晶体管通道的迁移率(mobility)。于一般的方法中，是使用氮化硅层、离子注入以及退火工艺以形成应变基底。另一方面，调整功函数以增进装置效能。当考虑高介电常数介电材料层非常薄时，电流通道会损坏高介电常数介电材料层与基底。再者，上述形成应变基底的方法难以达到大应力。

发明内容

本发明提供一种制造具有金属栅极堆叠的半导体装置的方法，包括：于一半导体基底上形成一高介电常数介电材料层；于该高介电常数介电材料层上形成一第一金属层；于该第一金属层上形成一硅层；图案化该硅层、第一金属层及高介电常数介电材料层以形成具有一栅极长度小于50nm的栅极堆叠；以及进行硅化工艺以将该硅层完全转变成一硅化电极。

本发明也提供一种制造具有金属栅极堆叠的半导体装置的方法，包括：于一半导体基底上形成一栅极堆叠；于该半导体基底中形成一源极及漏极；于该源极及漏极上形成一第一硅化层；于该半导体基底上形成一层间介电材料层；对该半导体基底进行一化学机械研磨工艺；以及之后，于该栅极堆叠上形成一第二硅化层。

本发明还提供一种半导体装置，包括：一源极及漏极，位于一半导体基底中；一第一栅极堆叠，设置于该半导体基底中且插介于该源极及该漏极之间，其中该第一栅极堆叠具有小于50nm的栅极长度且包括：一高介电常数介电层，设置于该半导体基底上；一第一金属层，设置于该高介电常数介电层上；以及一硅化栅极层，直接设置于该第一金属层上，该硅化栅极层具有一第一厚度；以及硅化元件，形成于该源极及该漏极上，该些硅化元件具有实质上小于该第一厚度的一第二厚度。

本发明提供具有金属栅极堆叠的半导体装置，其中当硅层转变成硅化层时，金属层混合硅层，且在栅极堆叠中造成应力。本发明中，应力与功函数可分开设计并适当的调整，本发明也消除了一般方法中由应力对高介电常数介电材料与基底所造成的损坏。

附图说明

图1是根据本发明概念所构成的制造具有金属栅极结构的半导体装置的方法流程图。

图2至图5是于各种实施例中根据本发明概念所构成的具有金属栅极结构的半导体装置的剖面图。

图6是根据本发明概念所构成的制造具有金属栅极结构的半导体装置的方法流程图。

图7至图10是于各种实施例中根据本发明概念所构成的具有金属栅极结构的半导体装置的剖面图。

并且，上述附图中的附图标记说明如下：

210～半导体基底；212～高介电常数介电材料层；214～金属层；216～硅层；218～硬掩模层；220～介电层；222～间隙壁；224～源极/漏极；226～源极/漏极硅化物；228～硅化层；229～层间介电层。

具体实施方式

有关各实施例的制造和使用方式如以下所详述。然而，值得注意的是，本发明所提供的各种可应用的发明概念是依具体内文的各种变化据以实施，且在此所讨论的具体实施例仅是用来显示具体使用和制造本发明的方法，而不用以限制本发明的范围。以下是通过各种附图及实施例说明本发明较佳实施例的制造过程。在本发明各种不同的各种实施例和附图中，相同的符号代表相同或类似的元件。此外，当一层材料层是位于另一材料层或基板之上时，其可以是直接位于其表面上或另外插入有其他中介层。

图1是根据本发明概念所构成的制造具有金属栅极结构的半导体装置的方法100。图2至图5是于各种实施例中根据本发明概念所构成的具有金属栅极结构的半导体装置200的剖面图。以下说明半导体装置200及其制造方法100。