[发明专利]低编码复杂度多元非规则LDPC码的设计

说明书

技术领域

本发明涉及一种数字通信系统用于数据传输纠错的编译码器，特别是纠错编码领域中关于低编码复杂度多元非规则LDPC码校验矩阵的设计和优化构造。

背景技术

随着无线数字通信的发展以及各种高速率、突发性强的业务的出现，人们对纠错编码技术提出了越来越高的要求。与经典的BCH码、RS码、卷积码相比，现在的涡轮码(Turbo码)和低密度奇偶校验码(LDPC码)更加逼近香农容量限。但是Turbo码的译码延迟大，错误平层(error floor)高，信道容量与迭代译码的阈值之间都有一定的距离。与Turbo码比较，LDPC码的译码器不仅可以并行实现，复杂度低，而且错误平层低，特别是多元LDPC码，抗突发能力强，误码率低，它有比二元域LDPC码更重的列重，同时还有和二元域LDPC码相似的二分图结构。因而具有较二进制LDPC码更好的性能。但是LDPC码的稀疏校验矩阵H对应的生成矩阵G往往是高密度的，这就增加了编码器的存储和实现复杂度。特别是这种复杂度与码长呈二次关系。

基于以上问题，本文提出一种低编码复杂度多元非规则LDPC码的构造方法。它具有多进制LDPC码的良好纠错性能，又能够高效快速的进行编码。在构造其校验矩阵时，我们首先采用边信息转移图(EXIT harts)进行度的选择和优化，然后用渐进边增长(PEG)算法确定校验矩阵，最后将校验矩阵进行列变换，用双对角线方阵代替校验矩阵的子矩阵，构成新的校验矩阵。该构造方法不仅增大了因子图中的最小环长，提高了迭代译码的性能，还大大降低了编码复杂度，便于硬件实现。

发明内容

本发明构造的多元非规则LDPC码，其编码器与校验矩阵具有对应关系，在进行简单编码的同时，可实现高性能的快速译码。该多元非规则LDPC码的校验矩阵由两部分组成，H＝[H₁，H₂]。其中H₂是一个由累加器决定的双斜对角矩阵，其行重列重均为2。多元非规则LDPC码设计的关键是度的分布与优化，以及校验矩阵的结构设计与优化。编码过程即根据校验矩阵H直接计算校验位，而不需要生成矩阵G。最后根据校验矩阵H进行BP-FFT译码。

本发明给出具有低编码复杂度多元非规则LDPC码的构造方法。包括采用EXIT实现度的分布与优化，用PEG方法构造校验矩阵和校验矩阵结构的进一步优化。

1、低编码复杂度多元非规则LDPC码结构

低编码复杂度多元非规则LDPC码的校验矩阵H由两部分组成，H＝[H₁，H₂](见图1)，其中H₁是个M×N矩阵(如图2)，N是码长，M为校验位长度。H₂是由累加器确定的具有双对角线结构的M×M矩阵(如图3)，码率

2、校验矩阵度的分布与优化

该部分进行校验矩阵度分布(λ，ρ)的选择与优化。首先介绍下EXIT图研究迭代译码收敛特性的原理。在和积译码器中，变量节点集合和校验节点集合分别看作变量节点译码器(VND)和校验节点译码器(CND)。迭代译码通过在VND和CND之间传递消息实现，译码器结构如图4所示。I_ch表示信道消息的互信息量，I_av和I_ev分别表示VND输入端和输出端的互信息量，I_ac和I_ec分别表示CND输入端和输出端的互信息量。为了研究迭代译码的收敛特性，将两个译码器的外部信息转移特性画在一个图上，第二个译码器与第一个译码器的横纵坐标是被交换了的，这样得到的图是EXIT图，它显示出两个译码器间互信息量的交换，不必运行足够长的BER仿真就可以确定LDPC码译码器的收敛行为。

对于多元非规则LDPC码，令λ_i(ρ_i)表示度为i的变量(校验)节点所占的分数，表示连接度为i的变量(校验)节点的边所占的分数。从节点分数到边分数之间的转化是和非规则LDPC码VND和CND的EXIT曲线的计算公式为：