[发明专利]半导体元件及其制作方法

说明书

技术领域

本发明涉及一种半导体元件，尤其涉及一种双栅极半导体元件。

背景技术

IC发展的过程中，当IC几何尺寸(例如工艺所能得到的最小元件(或线)) 逐渐缩小的同时，功能元件的密度(例如每单位芯片面积中的内连线元件)随 之逐渐增加。尺寸缩小工艺的好处在于增加生产效率(production efficiency) 与降低相关工艺成本。然而，尺寸的缩小也产生相对较高的耗电量(power dissipation)，此问题可通过使用低耗电元件而解决，例如互补金属氧化半导 体(CMOS)。CMOS元件一般包括栅极氧化层与多晶硅栅极电极。当元件尺 寸逐渐缩小时，为了增进元件的效能，需要将栅极氧化层与多晶硅栅极金属 分别置换成高介电常数(high-k)栅极介电层与金属栅极电极。然而，当整合高 介电常数栅极介电层/金属栅极电极于CMOS工艺时会产生一些问题，例如 材料之间不相容、复杂的工艺、以及热预算(thermal budget)等问题。

举例而言，多晶硅电阻已广泛地应用于传统的集成电路设计上，包括RC 震荡器(RC oscillator)、限制电流的电阻(current limitation resistance)、ESD保 护(ESD protect)、RF后驱动元件(RF post divers)、芯片内部中断电阻(on-chip termination)、阻抗匹配(impedance matching)等。此外，多晶硅电子保险丝 (polysilicon electronic fuses，eFuses)也广泛地应用于传统存储器整合电路设计 中。然而，将高介电常数金属栅极技术整合于上述元件中仍然是一大挑战。 于某些情况，多晶硅电阻器与多晶硅电子保险丝(eFuses)的电阻可能会低于所 需的电阻，因此使得这些元件失去应有的功能。

据此，业界亟需提出一种半导体元件与其制作方法，其能解决上述问题。

发明内容

为了解决上述问题，本发明提供一种半导体元件的制作方法，包括以下 步骤：提供一半导体基材，其具有一第一区域与一第二区域；形成一高介电 常数层位于该半导体基材之上；形成一盖层(capping layer)位于该高介电常数 层之上；形成一金属层位于该盖层之上；移除位于该第二区域的金属层与盖 层；形成一多晶硅层位于该第一区域的金属层之上，且位于该第二区域的高 介电常数层之上；以及于该第一区域中形成一含有该金属层的有源元件，且 于该第二区域中形成不含有该金属层的无源元件。

本发明还提供一种半导体元件，包括：一半导体基材具有一第一区域与 一第二区域；一晶体管形成于该第一区域中，该晶体管具有一栅极堆叠层， 其包括：一高介电常数层位于该基材之上，一盖层位于该高介电常数层之上， 与一金属层位于该盖层之上；以及一无源元件形成于该第二区域中，该无源 元件包括：该高介电常数层与一多晶硅层位于该高介电常数层之上，其中该 无源元件不包括金属栅极。

本发明还提供一种半导体元件的制作方法，包括以下步骤：提供一半导 体基材，其具有一第一区域与一第二区域；形成一高介电常数层位于该半导 体基材之上；形成一盖层(capping layer)位于该高介电常数层之上；形成一金 属层位于该盖层之上；移除位于该第二区域的金属层；形成一多晶硅层位于 该第一区域的金属层之上，且位于该第二区域的盖层之上；以及于该第一区 域中形成一含有该金属层的有源元件，且于该第二区域中形成不含有该金属 层的无源元件。

本发明提供的半导体元件及其制作方法，能够解决在整合高介电常数栅 极介电层/金属栅极电极于CMOS工艺时产生的材料之间不相容、复杂的工 艺、以及热预算等问题。

为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举 出较佳实施例，并结合所附附图，作详细说明如下：

附图说明

图1为一流程图，用以说明本发明制作具有双栅极结构的半导体元件的 方法。

图2A至图2C为一系列剖面图，用以说明依照本发明图1所示方法的各 个工艺阶段。

图3为一流程图，用以说明本发明制作具有双栅极结构的半导体元件的 另一种方法。

图4A至图4C为一系列剖面图，用以说明依照本发明图3所示方法的各 个工艺阶段。

图5为一俯视图，用以说明本发明应用于图2与图4中半导体元件中的 eFuse元件。