[发明专利]串行存储装置及信号处理系统

说明书

技术领域

本发明涉及半导体存储装置，特别涉及在与主控制器之间通过串行通信收发指令、地址及数据的串行存储装置及具备该串行存储装置的信号处理系统。

背景技术

削减连接存储装置与主控制器的信号线的根数对高密度地安装信号处理系统有效。作为响应高密度安装要求的存储装置有串行存储装置。典型的串行存储装置的IO由单一输入引脚(pin)及单一输出引脚构成。因此，在串行存储装置中，可成为少引脚、小型的封装。

串行存储装置通过利用例如100MHz的系统时钟信号动作，能够以80ns/字节(12.5M字节/s)的速度进行数据读取。即，串行存储装置实现与具备8比特或16比特的并行数据端子的并行存储装置同等的数据读取速度。关于串行存储装置，有如下的装置，即：通过不等待地址的全部比特的输入而在输入了行地址(ロ一アドレス)的时刻使行译码器(ロ一デコ一ダ)动作，从而使数据读取速度高速化(例如，参照专利文献1)。

[专利文献1]特表2002-515628号公报

串行存储装置的数据读取速度虽然在脉冲传输中比较高速，但在随机存取中却很低。这是由于在随机存取中每当读取单位数据时必须输入指令及地址，因此系统开销变大。

在读取存储装置所存储的处理代码来执行的信号处理系统中，若发生转移命令等的分支处理，则发生向存储装置的随机存取。另外，在存储装置也存储有数据的情况下，数据读取在代码区域与数据区域之间频繁地更换，即随机存取频繁发生。因此，若将串行存储装置用于信号处理系统，则处理速度有可能降低。

发明内容

鉴于上述问题，本发明以使串行存储装置的随机存取高速化为课题。

为了解决上述课题采取如下的方法。即，串行存储装置在与主控制器之间通过串行通信收发指令、地址及数据，该串行存储装置具备：基地址保持电路，其保持作为有效地址计算的基准的基地址；和地址运算电路，其基于由所述基地址及从所述主控制器输入的地址来计算有效地址。据此，为了计算有效地址，从主控制器输入与基地址的地址差分即可，所以能够缩短地址输入所需要的时间。据此，能够降低随机存取时的系统开销从而使随机存取高速化。

具体地说，所述地址运算电路具备加法器，其将所述基地址和由所述主控制器所输入的地址进行相加。据此，通过单纯地加法运算就能够根据基地址及由主控制器所输入的地址计算有效地址。并且，由所述主控制器所输入的地址优选利用2的补码表示。据此，能够高速地访问以基地址为中心的前后规定范围内的有效地址。

优选所述地址运算电路按照由所述主控制器所输入的指令，选择在所述基地址上加上了由所述主控制器所输入的地址后的地址及由所述主控制器所输入的地址的任意一方，作为有效地址。据此，能够通过指令来切换高速的地址输入与以往的地址输入。

另外，优选所述基地址保持电路在从所述主控制器输入了规定的指令时，将保持内容更新为由所述地址运算电路所输出的地址。据此，能够任意控制基地址的更新时期，且能够在用户所期望的情况下执行高速地址输入。

(发明效果)

基于本发明，能够使串行存储装置的随机存取高速化。并且，能够提高具备串行存储装置的信号处理系统的处理速度。

附图说明

图1是本发明的一个实施方式相关的串行存储装置及具备该串行存储装置的信号处理系统的构成图。

图2是地址运算电路及基地址保持电路的构成图。

图3是绝对地址访问相关的时刻图。

图4是相对地址访问相关的时刻图。

图5是基地址更新相关的时刻图。

图6是基地址保持相关的时刻图。

符号说明：

10-主控制器，20-串行存储装置，25-地址运算电路，252-加法器，26-基地址保持电路，SIO-数据端子，SCLK-时钟端子。

具体实施方式

以下，参照附图对用于实施本发明的最优方式进行说明。图1表示本发明的一个实施方式相关的串行存储装置及具备该串行存储装置的信号处理系统的构成。主控制器10与串行存储装置20之间是利用数据端子SIO中所输入的4比特的输入输出信号SIO、时钟端子SCLK中所输入的系统时钟信号SCLK及芯片选择信号CS#连接的。另外，为了说明的方便，设串行存储装置20的存储容量为16M比特，并且利用24比特的地址能够确定任意的1比特。